专利名称：一种时差测量电路的制作方法
技术领域：
本实用新型涉及ー种时差测量电路。
背景技术：
许多应用场合，如超声空化效应的測量、超声波流量測量等，其核心是测量超声波信号通过介质后的时差。目前测量时差的常用方法有ニ种示波器法和直接计数法。示波器法利用示波器来測量，这是测量时差(相位差)最直观、最简便的方法，不但对所有频率信号均能进行，而且避免了由測量电路内部产生的固有相移引起的时差，其缺点是示波器体积过大，只能在实验室測量，操作复杂，不具有工程实用价值，并且在測量时由于人的视觉误差等会产生一定的误差。直接计数法直接利用芯片的边沿捕捉功能进行计数或定时(例单片机利用内 部计数时钟脉冲对外部信号进行计数)，先将ニ路正弦波信号通过过零检测电路转变为脉冲信号，利用芯片捕捉ニ路脉冲信号的上升沿或下降沿来控制芯片内部计数器的启停，从而实现对脉冲信号宽度(时间)的測量；但是，由于待测信号与计数时钟通常是独立的，待测信号的上升或下降沿不可能正好落在时钟的边沿上，因此该方法的测量误差为ー个计数时钟周期。例如，单片机的晶体振荡频率fo只有几MHz到十几MHz，计数时钟频率一般只有几MHz，其测量误差在y s级。在为了提高測量精度，常规的方法是提高測量系统的时钟频率，如果通过提高时钟频率来提高测量精度，不但对芯片的性能提出较高要求，同时也会带来外围电路、电路板的布线、材料选择、加工等诸多问题。例如，如果测量精度要求达到1ns，则必须将系统时钟频率提高到1GHz，如此高的频率用单片机是不可能实现的，高频也会给电路带来的一系列问题，故无法实现高精度时
差測量。
实用新型内容本实用新型要解决的技术问题是提供ー种在外部系统时钟频率较低的情况下，实现高精度的信号时差测量电路。为解决上述技术问题，本实用新型提供一种时差測量电路，包括依次连接的过零检测模块、时差测量模块和显示模块；时差测量模块包括能产生外部时钟信号CPO的时钟信号电路，其特征在于还包括能对输入的所述外部时钟信号CPO进行n次等相位移相以得到n个移相时钟信号的移相电路、以及对所述n个移相时钟信号和所述外部时钟信号CPO中的上升边沿和下降边沿触发并进行并行计数以得到2 (n+1)倍频的内部时钟信号的计数器。进一歩，为了提高电路的集成化，及可靠性；所述移相电路由含有两个锁相环的FPGA芯片构建，通过所述锁相环进行所述外部时钟信号CPO的移相。进ー步，若需要把外部时钟信号CPO频率提高20倍，则利用所述2个锁相环将所述外部时钟信号CPO进行9次18°移相，产生10个依次相位差为18°的移相时钟信号，并在所述FPGA模块中至少构建40个计数器。进一歩，为了提高电路的集成度，及可靠性，充分利用所述FPGA芯片的内部逻辑単元，在所述FPGA芯片中构建用于时差测量的減法器、加法器、乘法器。本实用新型具有的技术效果(1)在低频时钟信号的基础上，可以满足高精度测量电路的需要；(2)通过对FPGA芯片的编程，可根据需要任意设置内部时钟信号的频率，提高測量精度；(3)采用FPGA芯片，利用芯片内部的逻辑电路进行编程，使电路结构简单、成本低、可靠性高。
为了使本实用新型的内容更容易被清楚的理解，下面根据的具体实施例并结合附图，对本实用新型作进ー步详细的说明，其中
图I本实用新型的时差测量电路结构框图；图2本实用新型的基于F P G A的时差测量电路框图；图3本实用新型的时差测量逻辑电路结构框图；图4本实用新型的时差测量电路中外部时钟信号经过移相后时钟信号时序图。
具体实施方式
以下结合附图及实施例对本实用新型进行详细说明实施例I如图1，ー种时差测量电路，包括能产生外部时钟信号CPO的时钟信号电路2，能对输入的所述外部时钟信号CPO进行n次等相位移相，以得到n个移相时钟信号的移相电路3 ;且所述n个移相时钟信号和所述外部时钟信号CPO的上升边沿和下降边沿分别通过对应上升边沿和下降边沿触发计数器4进行并行计数，得到2(n+l)倍频的内部时钟信号。所述移相电路由含有两个锁相环的FPGA芯片构建，通过所述锁相环进行所述外部时钟信号CPO的移相。利用所述2个锁相环将所述外部时钟信号CPO进行9次18°移相，产生9个依次相位差为18°的移相时钟信号，并在所述FPGA芯片中至少构建40个计数器。在所述FPGA芯片中构建用于时差测量的減法器5、加法器6、乘法器7。实施例2如图1，一种时差測量电路的，其中提高所述外部时钟信号CPO的频率的方法是通过移相电路3对输入的所述外部时钟信号CPO进行n次等相位移相，得到n个移相时钟信号；再把所述n个移相时钟信号和所述外部时钟信号CPO的上升边沿和下降边沿分别通过对应上升边沿和下降边沿触发计数器4进行并行计数，得到2 (n+1)倍频的内部时钟信号。实施例3见图2，采用FPGA构建的时差测量电路，包括过零检测模块I、时差测量模块8、显示模块9等三个部分组成。采用FPGA构建所述时差测量模块8，可以在所述FPGA芯片内部构建出时钟信号电路2、移相电路3、计数器4、減法器5、加法器6、乘法器7等相关电路。[0029]I、过零检测模块信号Uil和Ui2为同频率的正弦波信号，但幅值、相位不同，通过过零检测电路，分别将正弦波转变为幅值相同的方波脉冲i^、11。2，并送给FPGA进行处理。信号Uil和Ui2为正弦波信号，幅值、相位不同，如果米用阻容稱合放大处理,必然会使信号产生移相，从而影响测量精度。为使信号Uil和Ui2相位不受影响，采用输入信号直接耦合双通道独立设计，上、下通道的电路结构及元器件參数完全一致，如图2所示。运算放大器Nia与电阻Rl构成信号跟随电路，其作用是①电路阻抗转换，输入高阻抗，输出低阻杭；②输入信号缓冲，放大倍数为I。NlB与电阻R2构成比较电路，比较点电压设置为0V,当信号输入电压大于OV时，比较器输出高电平，当电压小于OV时，比较器输出低电平，实现信号的零点检测。显然，过零检测电路I实现了模拟信号转换为数字信号的功能，即将正弦波转变为方波脉冲，且uol、U02幅值相同。图2中的运算放大器采用LF353，LF353有8个引脚，内部有ニ个运算放大器，双电·源供电，低输入偏置电流50pA(50X 10-12A)，增益带宽4MHz，高输入阻抗1012 Q，共模抑制比 CMRR=IOOdB。2、时差测量模块时差测量模块由FPGA芯片、时钟电路、复位电路组成。FPGA采用Altera公司生产的Cyclone III系列EP3C5U256C6芯片。它具有5136个逻辑单元，423936比特的嵌入式存储器，46个嵌入式乘法器，2个可编程锁相环(PLL)、183个用户可用I/O脚和50MHz的时钟频率。用Verilog HDL语言编程，程序通过Quartus II 9. 0编译器编译，在Quartus II 9. 0下可仿真、调试、运行、下载。FPGA是构成时差测量电路的核心，通过编程在FPGA内构建ー个时差测量逻辑电路，主要由移相电路、计数器、減法器、加法器、乘法器等组成。3、时钟信号移相时钟信号移相就是利用FPGA内部的可编程锁相环(PLL)模块功能，通过设定移相參数，实现时钟信号的移相，对时钟信号移相，不改变频率，只改变相位。EP3C5U256C6芯片内部有2个可编程锁相环(PLL)，每个PLL可输出5个移相时钟信号。图4中利用2个PLL可将时钟信号CPO通过18。移相，输出9个移相时钟信号CP18、CP36、CP54、CP72、CP90、CP108、CP126、CP144、CLK162，这些时钟信号频率相同，相位互差18°，如图4所示。待测信号的时间测量，实质上就是对时钟的计数，如果直接用系统时钟CPO进行计数，其计数误差为ー个时钟周期T0，在本系统中EP3C5U256C6芯片系统时钟频率为50MHz，故其直接测量的误差为20ns。为了提高測量精度，常规的方法是提高測量系统的时钟频率，如果通过提高时钟频率来提高测量精度，不但对芯片的性能提出较高要求，同时也会带来外围电路、电路板的布线、材料选择、加工等诸多问题。从图4 的时序中可以看出，CPO、CP18、CP36、CP54、CP72、CP90、CP108、CP126、CP144、CLK162在一个时钟周期TO内，共有10个上升边沿和10个下降边沿，如果利用这20个边沿进行并行计数，那么其计数结果相当于用“等效时钟f”计数的結果，即这种移相方法实际上将原时钟CPO进行了 20倍频，实际效果相当于以20XfO (T0=20T)的时钟频率对待测信号进行计数，从而将測量精度提高到原来的20倍。如果CPO时钟频率f0为50MHz，则等效时钟频率f为1GHz，若不考虑由于移相引起的时钟误差，则测量误差由原来的20ns降到了 1ns，即精度提高了 20倍，从而使測量精度达到Ins。即在不改变电路工作频率50MHz的基础上，通过移相实现了时钟频率IGHz的测量精度。该方法在保证电路工作时钟频率f0不变的情况下提高測量精度，避免了由于提高时钟频率而带来的一系列问题，本专利技术可以推广到相关仪器仪表检测、測量等领域。4、计数器在FPGA内部构建40个计数器，分成A、B ニ个计数器组A0_A19、B0_B19，每组各有20个计数器组成。(I) A0-A9、B0-B9计数器为上升边沿触发计数器。AO、BO计数时钟为CP0，Al、BI计数时钟为CP18，依次类推…，A9、B9计数时钟为CP162。(2)A10-A19、B10_B19计数器为下降边沿触发。A10、B10计数时钟为CP0，A11、B11计数时钟为CP18，依次类推…，A19、B19计数时钟为CP162。(3)计数器A0-A19的门控(GATEA)受uol脉冲控制，当GATEA=UoI为高电平时，AO-A19计数器工作；(4)计数器 B0-B19 门控(GATEB)受 uol、uo2 脉冲控制，当 GATEB= uol. uo2 为高电平吋，B0-B19计数器工作。FPGA利用图4中10个时钟信号的上升边沿和下降边沿，分别对40个计数器(20个计数器上升边沿触发，20个计数器下降边沿触发)并行计数。设Aj计数器与Bj计数器(j=0, 1,2,3-19)的计数值分别为mj、nj。见图3，采用了 20个减法器、I个加法器、I个乘法器。设减法器输出为dj(j=0, 1，2，3 "19)，加法器输出为乙，则
权利要求1.一种时差测量电路，其特征在于包括依次连接的过零检测模块(I)、时差测量模块(8)和显示模块(9);时差测量模块(8)包括能产生外部时钟信号CPO的时钟信号电路(2)，能对输入的所述外部时钟信号CPO进行η次等相位移相以得到η个移相时钟信号的移相电路(3)、以及对所述η个移相时钟信号和所述外部时钟信号CPO中的上升边沿和下降边沿触发并进行并行计数以得到2 (η+1)倍频的内部时钟信号的计数器(4)。
2.根据权利要求I所述的时差测量电路，其特征在于，所述移相电路(3)由含有两个锁相环的FPGA芯片构建。
专利摘要本实用新型涉及一种时差测量电路，包括能产生外部时钟信号CP0的时钟信号电路，能对输入的所述外部时钟信号CP0进行n次等相位移相，以得到n个移相时钟信号的移相电路；且所述n个移相时钟信号和所述外部时钟信号CP0的上升边沿和下降边沿分别通过对应上升边沿和下降边沿触发计数器进行并行计数，得到2(n+1)倍频的内部时钟信号；该时差测量电路在低频时钟信号的基础上，可以满足高精度测量电路的需要；通过对FPGA芯片的编程，可根据需要任意设置内部时钟信号的频率，提高测量精度;采用FPGA芯片，利用芯片内部的逻辑电路进行编程，使电路结构简单、成本低、可靠性高。
文档编号H03L7/18GK202586928SQ20122010472
公开日2012年12月5日 申请日期2012年3月19日 优先权日2012年3月19日
发明者徐煜明, 韩雁, 徐斐 申请人:常州工学院