环形振荡器以及反相器电路的制作方法
【专利摘要】本发明提供一种环形振荡器以及反相器电路，该环形振荡器包括：多级以串联方式耦接的延迟单元。至少一个延迟单元包括一第一反相器，该第一反相器包括：一输入节点，用于接收一输入信号；一第一晶体管，耦接在一第一电源电压与该输入节点之间；一第二晶体管，耦接在一第二电源电压与该输入节点之间；一输出节点，与该第一晶体管和该第二晶体管耦接，用于输出一输出信号；以及至少一电阻性组件，与该第一晶体管以及该第二晶体管耦接。使用该环形振荡器以及反相器电路，能够对电源电压和/或温度变化不敏感。
【专利说明】环形振荡器以及反相器电路
【技术领域】
[0001]本发明有关于一种环形振荡器，尤其涉及一种稳定的，低增益，以及对温度不敏感的环形振荡器。
【背景技术】
[0002]在电子电路中使用一振荡器(oscillator)，以产生准确的时钟信号。然而，振荡器的振荡频率通常是不稳定的。特别的，振荡频率随着环境温度(ambient temperature)以及电源电压(supply-voltage)的漂移而变化,这影响了设备的运作。
[0003]所以，需要设计一种新的环形振荡器，该环形振荡器具有低增益以及对温度不敏感的特性。
【发明内容】
[0004]本发明提供一种对温度不敏感的环形振荡器以及反相器电路。
[0005]本发明一实施例提供一环形振荡器，包括:多级延迟单元，这些延迟单元串联耦接，至少一延迟单元包括一第一反相器，该第一反相器包括:一输入节点，用于接收一输入信号；一第一晶体管，与一第一电源电压和该输入节点稱接；一第二晶体管，与一第二电源电压和该输入节点耦接；一输出节点，与该第一晶体管和该第二晶体管耦接，用于输出一输出信号；以及至少一电阻性组件，该电阻性组件与该第一晶体管以及该第二晶体管耦接。其中，在该输出节点与一第三电源电压之间有电容特性，比如，在物理上在该输出节点与该第三电源电压之间耦接一电容，或者由下一级延迟单元引入一寄生电容。
[0006]本发明另一实施例提供一反相器的一实施例，包括:一输入节点，用于接收一输入信号；一第一晶体管，与一第一电源电压以及该输入节点耦接的；第二晶体管，与一第二电源电压和该输入节点耦接；一输出节点，耦接该第一晶体管以及该第二晶体管，并输出与该输入信号互补的一输出信号；其中，在该输出节点与一第三电源电压之间有电容，一电容，耦接在该输出节点与一第三电源电压之间；以及，至少一电阻性组件，用于当该电容充电时，为一充电路径提供电阻，当该电容放电时，为一放电路径提供电阻。其中，在该输出节点与该第三电源电压之间的电容不限于在物理上布置的电容，也可以是寄生电容，比如，该电容可以是物理上耦接在该输出节点与该第三电源电压之间的电容，也可以是由下一级延迟单元所引入的寄生电容。
[0007]本发明实施例提供的环形振荡器以及反相器电路通过采用与第一晶体管和第二晶体管耦接的电阻性组件，来减少反相器所在的延迟单元的延迟时间对电源电压和/或温度变化的灵敏度，使得环形振荡器对电源电压和/或温度变化不敏感。
【专利附图】
【附图说明】
[0008]图1为本发明一实施例提供的环形振荡器的一框图；
[0009]图2为本发明一实施例提供的一反相器电路的一电路图；[0010]图3为本发明另一实施例提供的一反相器电路的一电路图；
[0011]图4为本发明又一实施例提供的一反相器电路的一电路图；
[0012]图5为本发明又一实施例提供的一反相器电路的一电路图；
[0013]图6为本发明又一实施例提供的一反相器电路的一电路图；
[0014]图7为本发明另一实施例提供的一环形振荡器的一框图；
[0015]图8为本发明一实施例提供的一差分延迟单元的一电路图。
【具体实施方式】
[0016]【具体实施方式】所使用的特定术语指特定的元件。本领域技术人员应当理解的是，生产商可以对一元件使用不同的名字。本申请不以元件采用不同名字来区分元件，而是以元件间功能的不同来区分元件。在如下【具体实施方式】以及权利要求中，术语“包含”以及“包括”是一开放式限定，应该被理解成“包括但不限于”。术语“耦接”应该被理解为直接或者间接的电连接。相应的，如果一个装置被电连接到另一个装置，该连接可以是一直接的电连接，也可以是通过采用其他装置或者连接的一间接的电连接。
[0017]图1是本发明一实施例提供的一环形振荡器的一框图。根据本发明的一实施例，该环形振荡器100可以包括:多级延迟单元DCELLl 10，比如，多级单端的延迟单元，这些单端的延迟单元以串联方式耦接。每一级延迟单元的一输出节点与下一级延迟单元的一输入节点耦接。假定每一个延迟单元的延迟时间为td，则得到该环形振荡器100产生的振荡信号Sosc的一周期(period)T为T=6*td。在该实施例中，该环形振荡器100包括了三级延迟单元。需要说明的是该环形振荡器100也可以包括少于或者多于三级的延迟单元，因此，本发明不应受限于图1所示出的结构。
[0018]依据本发明一优选的实施例，该延迟单元110可以包括至少一个R-反相器(R-1nverter)，该R-反相器具有至少一个电阻性组件。依据本发明一实施例，该电阻性组件可以为该反相器电路的一充电路径和/或一放电路径提供一电阻(resistance)。至少使用一个电阻性组件来减少延迟时间td对电源电压Vdd和温度变化的灵敏度，得到一稳定的、低增益的且对温度不敏感的环形振荡器。后续将进一步提供R-反相器的几个实施方式。
[0019]图2是本发明一实施例提供的一反相器电路的电路图。该反相器210可以包括一输入节点INN和一输出节点0UT，用于接收一输入信号，该输出节点，用于输出一输出信号，该输出信号可与该输出信号互补。该反相器210可以进一步包括:一晶体管T1，该晶体管T1与一电源电压Vdd和该输入节点INN耦接；一晶体管T2，该晶体管T2与一接地电压(groundvoltage)和该输入节点INN耦接；一电容C，该电容C耦接在该输出节点OUT以及该接地电压之间；至少一电阻性组件211，该电阻性组件211与该电容C以及晶体管T1以及晶体管T2耦接。
[0020]依据本发明一实施例，电阻性组件211可以被设置在一充电路径CH_P和/或一放电路径DISCH_P上，该充电路径始于该电源电压VDD，经由该晶体管T1以及该电容C到接地电压，该放电路径始于该电容C，经由该晶体管T2到接地电压。需要说明的是，电阻性组件211可以被设置在该充电路径CH_P和/或该放电路径DISCH_P上的任何位置，只要当对电容C充电时，在反相器电路的充电路径CH_P上能够提供电阻，以及，当对电容C放电时，在反相器电路的放电路径DISCH_P上能够提供电阻即可。在图2所示的实施例中，电阻性组件211可以至少包括:耦接在该输出节点OUT以及该电源电压Vdd之间的一电阻R1,以及耦接在该输出节点OUT以及该接地电压之间的一电阻R2。
[0021]具体的，电阻R1可以电连接在该晶体管T1的第一电极(electrode)(例如，漏极)以及该输出节点OUT之间，电阻R2可以电连接在该晶体管T2的第一电极(electrode)以及该输出节点OUT之间。需要说明的是，图2中电阻R1以及R2的位置可以是对称的，如图2所示，或者，电阻R1以及R2的位置是非对称的(例如，该R1可以电连接在该晶体管T1的第一电极以及输出节点OUT之间，而R2可以电连接在该晶体管T2的一第二电极(例如，源极)与接地电压之间，也可以采用其他方式)。因此，图2中出示的结构仅仅是一个优选的实施方式，本发明不限于此。
[0022]依据本发明的一实施例，该电阻性组件211所提供的电阻可以被设计为大于该晶体管T1的导通电阻Rqm (turn-on resistance)以及该晶体管T2的导通电阻RQN2。假定该电阻性组件211提供的电阻是R，且该晶体管T1的导通电阻Rwi和该晶体管T2的导通电阻Rw2都等于Rw，由反相器210形成的延迟单元的延迟时间可以是:
[0023]td RC time constant= (R+Ron) ^C1 等式(I)
[0024]其中Cl是电容C的电容，且导通电阻Rw可以表示如下:
[0025]Ron ^ K* (Vgs-Vth)等式(2 ) [0026]其中，K是一常数，Vth是该晶体管T1和/或!^的门槛电压(threshold voltage),且Ves是该晶体管T1和/或T2的栅源电压(gate-source voltage)。由于电压着相应延迟单元的输入信号的电压而变化，该延迟单元的输入信号恰恰是随着前一级延迟单元的电源电压Vdd的变化而变化的输出信号。明显的，电压Ves随着电源电压Vdd而变化。换句话说，导通电阻Ron对电源电压Vdd的电压变化非常敏感。
[0027]因此，在本发明实施例中，优选的，设计R远大于导通电阻Rw卿R》、)。以采用这种方式，延迟时间td可以尽量可能的对供电电压电源电压Vdd的电压变化不敏感。依据本发明的优选实施例，比例R:RW可以从2:1~6:1中选择，以至于确保延迟时间td几乎对供电电压电源电压Vdd的电压变化不敏感。
[0028]关于温度变化，依据本发明实施例，该电阻性组件211所提供的电阻可以被设计为具有一温度系数，该温度系数与晶体管T1和晶体管T2的导通电阻Rw的温度系数互补。更具体的，当导通电阻1^有一个正的温度系数1(_，电阻R可以被设计为具有一负温度系数Ke,以便于互相消除在延迟时间td上的温度变化的影响。当适当的设计LR?的比例，延迟时间td产生的温度系数可以非常小。例如，电阻R可以被设计为满足如下等式:
[0029]R^KeI = I Ron^Keon 等式(3)
[0030]以这种方式，延迟时间td可以尽可能对温度变化不敏感。根据本发明一优选实施例，R:Ron的比例可以从2:1至10:1中之间选择，以使得延迟时间td几乎对温度变化不敏感。需要说明的是，在本发明的其他实施例中，依据不同的设计需求，tR?的比例可以被设计在不同的值。例如，R:Rm的比例也可能为10000:1，或者为100000:1。所以，在本发明的实施例中，R:Ron的比例可以从2:1至100000:1之间选择。
[0031]需要说明的是，在传统的环形振荡器中，引入一额外的电压，以补偿电源电压Vdd或者温度的变化，本发明与环形振荡器的传统设计不同，通过适当设计放置在充电路径CH_P和/或放电路径DISCH_P上的电阻性组件的电阻，电源电压Vdd和/或温度变化的影响可以直接减少，甚至可以消除，其中，充电路径CH_P和/或放电路径DISCH_P位于所提出的R-反相器中。除此以外，因为导通电阻Rm远小于电阻性组件的电阻R，所以晶体管T1以及T2所引起的闪烁噪声(flicker noise)比传统设计小。
[0032]需要说明的是，图2中的电容C可以是物理上放置的电容，也可以是由下一级延迟单元所引入的寄生电容。下一级延迟单元可以是图2所示反相器的负载，当从反相器的输出端看时，下一级延迟单元的输入端将构成一寄生电容。
[0033]图3为本发明另一实施例提出的一反相器电路的电路图。该反相器310具有与反相器210相似的结构，与反相器210不同之处在于电阻性组件可以包括一电阻R3和一电阻R4，该电阻&电连接在该晶体管T1的一第二电极和电源电压Vdd之间，该电阻&电连接在晶体管T2的一第二电极和接地电压之间。需要说明的是，电阻R3和R4的位置可以是对称的，如图3所示，或者，电阻R3和R4的位置也可以是不对称的(例如，电阻R3可以电连接在晶体管T1的该第二电极和电源电压Vdd之间，而电阻R2可以电连接在晶体管T2的该第一电极和该输出节点OUT之间，或者，采用其他方式)。因此，图3所示出的结构仅仅是一优选的实施例，本发明并不受限于此。
[0034]依据本发明一实施例，包括电阻R3以及R4的电阻性组件所提供的电阻可以被设计为远大于晶体管T1的导通电阻Rtm以及晶体管T2的导通电阻RW2。用这种方式，延迟时间td能尽可能的对电源电压Vdd的电压变化不敏感。除此之外，依据本发明的该实施例，包括电阻R3以及R4的电阻性组件所提供的电阻可以被设计为具有一温度系数，该温度系数与晶体管T1和晶体管T2的导通电阻的温度系数互补，以使得相互消除在延迟时间Td上温度变化的影响。当R:、的比例被适当的设计，延迟时间Td的温度系数可以变得很小。在该实施例中，R可以表示电阻&和R4的电阻值，以及Rm可以表示晶体管T1和T2的导通电阻值。放置在反相器电路的充电路径以及放电路径上的电阻R3和电阻R4的设计的详细论述，请参考图2的描述，此处为了简洁将其省略。
[0035]图4是本发明另一实施例所提供的一反相器电路的电路图。该反相器410与反相器210具有相似的结构，其不同之处在于电阻性组件可以至少包括一电阻Rtl,该电阻Rtl耦接在第一晶体管和第二晶体管的连接节点与输出节点OUT之间。
[0036]依据本发明一实施例，包括电阻Rtl的电阻性组件所提供的电阻可以被设计为远大于晶体管T1的导通电阻Rm和晶体管R2的导通电阻RW2。采用这种方式，延迟时间td可以尽可能的对电源电压Vdd的电压变化不敏感。除此之外，依据本发明的该实施例，包括电阻Rtl的电阻性组件所提供的电阻可以被设计为具有一温度系数，该温度系数与晶体管T1和晶体管T2的导通电阻Rm的温度系数互补，以使得相互消除延迟时间td上的温度变化的影响。当LR?的比例被适当的设计，延迟时间Td的温度系数可以变得很小。在该实施例中，R可以表示电阻Rtl的电阻值，Rm可以表示晶体管T1以及T2的导通电阻值。放置在反相器电路的充电路径以及放电路径上的电阻Rtl的设计的详细论述，请参考图2的描述，此处为了简洁将其省略。
[0037]图5是本发明又一实施例所提供的一反相器电路的电路图。该反相器510与反相器210具有相似的结构，其不同之处在于电阻性组件可以至少包括电阻R5和R6,以及电阻R7和R8,电阻R5和R6耦接在电源电压Vdd和输出节点OUT之间，该电阻R7和R8耦接在接地电压和该输出节点OUT之间。[0038]依据本发明一实施例，包括电阻R5-R8的电阻性组件所提供的电阻可以被设计为远大于晶体管Tl的导通电阻Rom和晶体管R2的导通电阻RM2。采用这种方式，延迟时间td可以尽可能的对电源电压Vdd的电压变化不敏感。除此之外，依据本发明的该实施例，包括电阻R5-R8的电阻性组件所提供的电阻可以被设计为具有一温度系数，该温度系数与晶体管T1和晶体管T2的导通电阻Rw的温度系数互补，以使得相互消除延迟时间td上温度变化的影响。当R:、的比例被适当的设计，延迟时间Td的温度系数可以变得很小。在该实施例中，R可以表示电阻R5和R6的电阻值之和，或者R表示R7和R8的电阻值之和；以及Rm可以表示晶体管T1以及T2的导通电阻值。电阻R的设计的详细论述，请参考图2的描述，此处为了简洁将其省略。
[0039]图6是本发明另一实施例所提供的一反相器电路的电路图。该反相器610与反相器510具有相似的结构，其不同之处在于电阻性组件可以进一步包括一电阻R9，该电阻&耦接在该第一晶体管和第二晶体管的连接节点与输出节点OUT之间。
[0040]依据本发明一实施例，包括电阻R5-R9的电阻性组件所提供的电阻可以被设计为远大于晶体管T1的导通电阻Rtm和晶体管R2的导通电阻R-。采用这种方式，延迟时间td可以尽可能的对电源电压Vdd的电压变化不敏感。除此之外，依据本发明的该实施例，包括电阻R5-R9的电阻性组件所提供的电阻可以被设计为具有一温度系数，该温度系数与晶体管T1和晶体管T2的导通电阻Rw的温度系数互补，以使得相互消除延迟时间td上温度变化的影响。当R:、的比例被适当的设计，延迟时间Td的温度系数可以变得很小。在该实施例中，R可以表示电阻R5、R6和R9的电阻值之和，或者，R表示电阻R7、R8和R9的电阻值之和，以及Rm可以表示晶体管T1以及T2的导通电阻值。电阻R的设计的详细论述，请参考图2的描述，此处为了简洁将其省略。
[0041]图7是本发明另一实施例提供的一环形振荡器的框图。依据本发明的一实施例，环形振荡器700可以包括多级延迟单元DCELL710，比如多级差分延迟单元，以及串联耦接的差分分割器720(differential slicer)。每一级延迟单元710的差分输出节点ON以及OP耦接到下一级延迟单元级710的差分输入节点IP以及IN。在该实施例中，环形振荡器700可以是一电流控制振荡器(current controlled oscillator, ICO)以及在该环形振荡器700中包括三级延迟单元。需要说明的是，环形振荡器700也可以是一电压控制的振荡器，或者，采用其他形式，该环形振荡器700也可以包括少于或者多于三级的延迟单元，所以，本发明不受限于图7所示出的结构。
[0042]差分分割器720也可以耦接到一延迟单元710的差分输出节点ON以及0P，用于从相应的延迟单元710接收差分输出信号，以及对差分输出信号进行整形(shaping)，以在相应的输出节点PH[0]以及PH[3]，PH[1]以及PH[4]，PH[2]以及PH[5]上产生具有不同相位的振荡信号。
[0043]图8是本发明一实施例提供的一差分延迟单元的一电路图。差分延迟单元800可以包括一 R-反相器810，该R-反相器810具有至少一个电阻性组件，该电阻性组件耦接在输入节点IP与输出节点ON之间；一 R-反相器820，该R-反相器820具有至少一个电阻性组件，该电阻性组件耦接在输入节点IN与输出节点OP之间；两个锁存器(latch) 830以及840，耦接在输出节点OP与ON之间；以及两个变容二极管(varactor)，耦接在一控制电压VC以及输出节点OP与ON之间。[0044]R-反相器810可以与R-反相器820具有相同的结构。需要说明的是，R-反相器810与R-反相器820可以被设计成如图3至图6的实施例的结构，也可以有其他变形。只要当对变容二极管充电时，在反相器电路的充电路径上的电阻性组件能提供电阻，以及当对变容二极管放电时，在反相器电路的放电路径上的电阻性组件能提供电阻即可。R-反相器810以及R-反相器820中的至少一个电阻性组件可以被用于降低相应的延迟单元的延迟时间td对电源电压Vdd以及温度变化的敏感度，得到一稳定的、低增益且对温度不敏感的环形振荡器。电阻性组件提供的电阻R的设计的详细论述请参考图2的描述，此处为了简洁将其省略。
[0045]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以所附权利要求为准。
【权利要求】
1.一种环形振荡器，其特征在于，其包括: 多级延迟单元，该多级延迟单元以串联方式耦接，其中，至少一个延迟单元包括一第一反相器，其中，该第一反相器包括: 一输入节点，用于接收一输入信号； 一第一晶体管，与一第一电源电压和该输入节点稱接； 一第二晶体管，与一第二电源电压和该输入节点稱接； 一输出节点，与该第一晶体管和该第二晶体管耦接，用于输出一输出信号；以及 至少一个电阻性组件，与该第一晶体管以及该第二晶体管耦接。
2.根据权利要求1所述的环形振荡器，其特征在于，在该输出节点与一第三电源电压之间有电容特性。
3.根据权利要求2所述的环形振荡器，其特征在于， 该第一反相器进一步包括:在该输出节点与该第三电源电压之间稱接一电容； 或者，在该输出节点与该第三电源电压之间有由下一级延迟单元所引入的寄生电容。
4.根据权利要求3所述的环形振荡器，其特征在于，该电阻性组件置于从该第一电源电压到该电容的一充电路径上，和/或置于从该电容到该第二电源电压的放电路径上。
5.根据权利要求1所述的环形振荡器，其特征在于，该电阻性组件至少包括一第一电阻和一第二电阻，该第一电阻耦接在该输出节点与该第一电源电压之间，该第二电阻耦接在该输出节点与该第二电源电压之间。`
6.根据权利要求1所述的环形振荡器，其特征在于，该电阻性组件包括至少一电阻，该电阻耦接在该第一晶体管和该第二晶体管的连接节点与该输出节点之间。
7.根据权利要求5所述的环形振荡器，其特征在于，该第一电阻电连接在该第一晶体管的一第一电极和该输出节点之间； 和/或，该第二电阻电连接在该第二晶体管的一第一电极和该输出节点之间。
8.根据权利要求5所述的环形振荡器，其特征在于，该第一电阻电连接在该第一电源电压与该第一晶体管的一第二电极之间； 和/或，该第二电阻电连接在该第二电源电压与该第二晶体管的一第二电极之间。
9.根据权利要求1所述的环形振荡器，其特征在于，该电阻性组件提供的一电阻值大于该第一晶体管的一第一导通电阻值以及该第二晶体管的一第二导通电阻值。
10.根据权利要求1所述的环形振荡器，其特征在于，该电阻性组件提供的一电阻具有温度系数，该温度系数与该第一晶体管的一第一导通电阻的温度系数以及该第二晶体管的一第二导通电阻的温度系数互补。
11.根据权利要求1所述的环形振荡器，其特征在于，该延迟单元是差分延迟单元，以及至少一个延迟单元进一步包括: 一第二反相器，该第二反相器与该第一反相器具有相同的结构； 一第一锁存器,稱接在该第一反相器与该第二反相器的输出节点之间； 一第二锁存器，耦接在该第一反相器与该第二反相器的输出节点之间； 其中，该第一反相器与该第二反相器的输出节点形成一对差分输出节点，以及该第一反相器与该第二反相器的输入节点形成一对差分输入节点。
12.一反相器电路，其特征在于，包括:一输入节点，用于接收一输入信号； 一第一晶体管，耦接在一第一电源电压与该输入节点之间； 一第二晶体管，耦接在一第二电源电压与该输入节点之间； 一输出节点，与该第一晶体管以及该第二晶体管耦接，用于输出一输出信号，该输出信号与该输入信号互补；以及，在该输出节点与一第三电源电压之间有电容； 至少一电阻性组件，当对该电容进行充电时，在一充电路径上提供一电阻，或者当对该电容进行放电时，在一放电路径上提供一电阻。
13.根据权利要求12所述的反相器电路，其特征在于，进一步包括:一电容，该电容耦接在该输出节点与该第三电源电压之间。
14.根据权利要求13所述的反相器电路，其特征在于，该充电路径始于该第一电源电压，经由该第一晶体管以及该电容到该第三电源电压，以及该放电路径始于该电容，经由该第二晶体管到该第二电源电压。
15.根据权利要求12所述的反相器电路，其特征在于，该电阻性组件至少包括一第一电阻以及一第二电阻，该第一电阻耦接在该输出节点与该第一电源电压之间，该第二电阻率禹接在该输出节点与该第二电源电压之间。
16.根据权利要求12所述的反相器电路，其特征在于，该电阻性组件至少包括一电阻，该电阻耦接在该第一晶体管与该第二晶体管的连接节点与该输出节点之间。
17.根据权利要求15所述的反相器电路，其特征在于，该第一电阻电连接在该第一晶体管的一第一电极与该输出节点之间； 和/或，该第二电阻电连接在该第二晶体管的一第一电极与该输出节点之间。
18.根据权利要求15所述的反相器电路，其特征在于，该第一电阻电连接在该第一电源电压与该第一晶体管的一第二电极之间； 和/或，该第二电阻电连接在该第二电源电压与该第二晶体管的一第二电极之间。
19.根据权利要求12所述的反相器电路，其特征在于，该电阻性组件提供的电阻值大于该第一晶体管的一第一导通电阻值以及该第二晶体管的一第二导通电阻值的2倍。
【文档编号】H03K19/094GK103580604SQ201310290622
【公开日】2014年2月12日 申请日期:2013年7月11日 优先权日:2012年7月20日
【发明者】黄贤生 申请人:联发科技股份有限公司