一种基于神经元mos管的差分型双边沿触发器设计的制作方法
【专利摘要】本发明公开了一种基于神经元MOS管的差分型双边沿触发器设计，包括差分结构的主触发器1、主触发器2和一个差分结构的从触发器；所述主触发器1由构成差分结构的PMOS管m3和PMOS管m4，三输入n型浮栅MOS管m1和三输入n型浮栅MOS管m2构成；所述主触发器2由构成差分结构的PMOS管m7和PMOS管m8，三输入n型浮栅MOS管m5和三输入n型浮栅MOS管m6构成；所述从触发器由构成差分结构的PMOS管m9和PMOS管m10，三输入n型浮栅MOS管m11，三输入n型浮栅MOS管m12，三输入n型浮栅MOS管m13和三输入n型浮栅MOS管m14，反相器INV1和反相器INV2构成。本发明的有益效果是：具有互补输出、低功耗、简单的结构等优点，简化了下拉网络结构，从而进一步减小了电路的功耗。
【专利说明】一种基于神经元MOS管的差分型双边沿触发器设计
【技术领域】
[0001]本发明涉及一种差分型双边沿触发器设计，更具体说，它涉及一种基于神经元MOS管的差分型双边沿触发器设计。
【背景技术】
[0002]触发器是数字集成电路中基本的构件，它们决定着包括功耗、延迟、面积、可靠性等电路的性能。在所有的触发器中，差分结构的触发器由于具有互补输出、低功耗、简单的结构等优点，因此应用比较广泛。差分触发器能够起到放大器的作用，因此它们能够在低摆幅电压信号下很好的工作。它们还能够在触发器中建立各种逻辑功能来降低测序开销。
[0003]双边沿触发器在时钟信号上升边沿和下降边沿都能够对输入信号取样，从而更新输出状态。因此，在保持原有数据处理频率的条件下，使用双边沿触发器可以使时钟信号的频率减半，从而减少了时钟网络的动态功耗。但现有技术的双边沿触发器电路结构复杂，功耗不理想，功能不灵活。
【发明内容】
[0004]本发明的目的是克服现有技术中的不足，提供一种结构合理，功耗低，控制灵活的基于神经元MOS管的差分型双边沿触发器设计。
[0005]这种基于神经元MOS管的差分型双边沿触发器设计，包括差分结构的主触发器1、主触发器2和一个差分结构的从触发器；所述主触发器I由构成差分结构的PMOS管m3和PMOS管m4，三输入η型浮栅MOS管ml和三输入η型浮栅MOS管m2构成；所述主触发器2由构成差分结构的PMOS管m7和PMOS管m8，三输入η型浮栅MOS管m5和三输入η型浮栅MOS管m6构成；所述从触发器由构成差分结构的PMOS管m9和PMOS管mlO，三输入η型浮栅MOS管ml I，三输入η型浮栅MOS管ml2，三输入η型浮栅MOS管ml3和三输入η型浮栅MOS管ml4，反相器INVl和反相器INV2构成；
[0006]所述PMOS管m3、m4、m7、m8、m9和mlO的源级接工作电压VDD，所述三输入η型浮栅MOS管ml、m2、m5、m6的源级和一个输入端都接地，所述三输入η型浮栅MOS管mll、ml2、ml3、ml4的源级接地；
[0007]所述主触发器I中构成差分结构的两个PMOS管m3和m4的漏极分别与两个三输入η型浮栅MOS管ml和m2的漏极连接，并且产生主触发器I的输出万和xl ;所述主触发器2中构成差分结构的两个PMOS管m7和m8的漏极分别与两个三输入η型浮栅MOS管m5和m6的漏极连接，并且产生主触发器2的输出万和x2 ;
[0008]所述主触发器I的输出xl和万分别连接从触发器中的三输入η型浮栅MOS管mil
和ml4的一个输入端，所述主触发器2的输出x2和分别连接从触发器中的三输入η型浮栅MOS管ml2和ml3的一个输入端；
[0009]所述从触发器中构成差分结构的两个PMOS管m9和mlO的漏极分别与两个三输入η型浮栅MOS管mil和ml2、ml3和ml4的漏极连接，并通过两个反相器INVl和INV2连接到输出端；
[0010]在elk上升沿时,所述主触发器I的输出Xl和xl通过mil和ml4传输到输出，所述主触发器2的输出x2和j <输入D决定；在elk下降沿时，所述主触发器2的输出χ2和Z通过ml2和ml3传输到输出，所述主触发器I的输出xl和万受输入D决定。S和R分别实现触发器的异步置位和异步清零功能。
[0011]本发明的有益效果是:电路利用了神经元MOS管所具有的阈值易于控制这一自然属性，无需增加特别的电路，仅需通过在η型浮栅MOS管中增加一个输入端就可以方便的控制电路的开关。差分结构的触发器由于具有互补输出、低功耗、简单的结构等优点，而运用η型浮栅MOS管下拉网络代替了传统的差分型触发器中的nMOS逻辑电路，简化了下拉网络结构，从而进一步减小了电路的功耗。而通过浮栅MOS管的运用，触发器中的置位端和复位端可以很方便的实现。双边沿触发器在时钟信号上升边沿和下降边沿都能够对输入信号取样，提高了时钟信号的效率，减少了时钟网络的动态功耗。异步置位和异步清零端的加入使得触发器的功能更加灵活。
【专利附图】
【附图说明】
[0012]图1是η型和P型 多输入浮栅MOS管符号和电容模型；
[0013]图2是本发明的电路原理图；
[0014]图3是本发明实施例的一种封装连接电路；
[0015]图4是在25MHz时钟频率下图3所示电路的瞬态功能仿真特性图，横坐标为时间，单位是ns，纵坐标为电压，单位是V。
【具体实施方式】
[0016]下面结合附图和实施例对本发明做进一步描述。虽然本发明将结合较佳实施例进行描述，但应知道，并不表示本发明限制在所述实施例中。相反，本发明将涵盖可包含在有附后权利要求书限定的本发明的范围内的替换物、改进型和等同物。
[0017]多输入浮栅MOS管是近年来提出的一种具有功能性强、阈值控制灵活等特点的新型器件，人们已在模拟、数字和神经网络等多个领域对它的应用开展了深入研究。这种器件的加工工艺与标准的双层多晶硅CMOS工艺完全兼容，它的符号表示及其电容模型如图1所示。它具有多个输入栅极和一个浮栅极，其中浮栅由第一层多晶硅形成，多个输入控制栅则由第二层多晶硅形成。输入端与浮栅之间通过电容实现耦合。图1中Vf表示浮栅上的电
压，Vtl为衬底电压，Vp V2、......、Vn为输入信号电压。Ctl是浮栅与衬底之间的稱合电容,它
主要由栅氧化层电容Cm构成，Cp C2、……、Cn为各个输入栅与浮栅之间的耦合电容。图1中D和S分别表示漏极和源极。浮栅上的净电荷Qf由下式给出:
[0018]Qi=YjCi(Vv-Vi) = V^C1-YciVi
i=0/=0 /=O ,Cl)
[0019]对于η沟道浮栅MOS管，衬底接地，因此Vtl=O15假设浮栅上的初始电荷为零，根据电荷守恒定律，由上式可得:
【权利要求】
1.一种基于神经元MOS管的差分型双边沿触发器设计，其特征在于:包括差分结构的主触发器1、主触发器2和一个差分结构的从触发器；所述主触发器I由构成差分结构的PMOS管m3和PMOS管m4，三输入η型浮栅MOS管ml和三输入η型浮栅MOS管m2构成；所述主触发器2由构成差分结构的PMOS管m7和PMOS管m8，三输入η型浮栅MOS管m5和三输入η型浮栅MOS管m6构成；所述从触发器由构成差分结构的PMOS管m9和PMOS管mlO，三输入η型浮栅MOS管mil，三输入η型浮栅MOS管ml2，三输入η型浮栅MOS管ml3和三输入η型浮栅MOS管ml4，反相器INVl和反相器INV2构成； 所述PMOS管m3、m4、m7、m8、m9和mlO的源级接工作电压VDD，所述三输入η型浮栅MOS管ml、m2、m5、m6的源级和一个输入端都接地，所述三输入η型浮栅MOS管mil、ml2、ml3、ml4的源级接地； 所述主触发器I中构成差分结构的两个PMOS管m3和m4的漏极分别与两个三输入η型浮栅MOS管ml和m2的漏极连接，并且产生主触发器I的输出万和xl ;所述主触发器2中构成差分结构的两个PMOS管m7和m8的漏极分别与两个三输入η型浮栅MOS管m5和m6的漏极连接，并且产生主触发器2的输出TI和x2 ； 所述主触发器I的输出xl和H分别连接从触发器中的三输入η型浮栅MOS管mil和ml4的一个输入端，所述主触发器2的输出x2和Τ?分别连接从触发器中的三输入η型浮栅MOS管ml2和ml3的一个输入端； 所述从触发器中构成差分结构的两个PMOS管m9和mlO的漏极分别与两个三输入η型浮栅MOS管mil和ml2、ml3和ml4的漏极连接，并通过两个反相器INVl和INV2连接到输出端； 在Clk上升沿时，所述主触发器I的输出Xl和TI通过ml I和ml4传输到输出，所述主触发器2的输出x2和受输入D决定；在elk下降沿时，所述主触发器2的输出x2和?通过ml2和ml3传输到输出，所述主触发器I的输出xl和万受输入D决定。S和R分别实现触发器的异步置位和异步清零功能。
【文档编号】H03K3/012GK103716014SQ201310648953
【公开日】2014年4月9日 申请日期:2013年12月4日 优先权日:2013年12月4日
【发明者】杭国强, 胡晓慧, 杨旸, 章丹艳, 周选昌, 尤肖虎 申请人:浙江大学城市学院