用于借助首要时钟信号监测次要时钟信号的时钟故障的数字探测电路的制作方法
【专利摘要】本发明涉及一种用于借助首要时钟信号(202)对次要时钟信号(204)的时钟故障进行监测的数字探测电路(100)，该数字探测电路包括具有时钟输入端(108)、数据输入端(106)、Q输出端(110)以及复位输入端(112)的触发器(102)，并且还包括具有时钟输入端(114)、复位输入端(128)以及计数值输出端(116)的n比特计数器(104)。根据本发明的数字探测电路将避免达到亚稳定状态并且还检测在一个周期时间内次要时钟信号(204)的多次状态变化，因此适于操作安全相关的组件，这些组件也能够被用于核电站中。为此，触发器(102)与n比特计数器(104)彼此通电接通，并且其中n≥2，在n比特计数器(104)的时钟输入端(114)处施加首要时钟信号(202)，在触发器(102)的时钟输入端(108)处施加次要时钟信号(204)，在触发器(102)的数据输入端(106)上施加常量信号，触发器(102)的Q输出端(110)与n比特计数器(104)的复位输入端(128)相连，并且n比特计数器(104)的计数值输出端(116)通过连接其间的逻辑门电路(122)与触发器(102)的复位输入端(112)相连。
【专利说明】用于借助首要时钟信号监测次要时钟信号的时钟故障的数字探测电路
[0001]本发明涉及一种用于借助首要时钟信号对次要时钟信号的时钟故障进行监测的数字探测电路，该数字探测电路包括触发器，该触发器具有
[0002]-时钟输入端，
[0003]-数据输入端，
[0004]-Q输出端以及
[0005]-复位输入端；
[0006]并且该数字探测电路包括η比特计数器，η比特计数器具有
[0007]-时钟输入端，
[0008]-复位输入端，以及
[0009]-数值输出端。不同的时钟信号能够在相同时钟频率下彼此相位偏移且相互间是异步的。为了要获取和探测与首要时钟信号(也称作系统时钟)异步偏移的次要时钟信号(也称作异步信号)，能够例如使用触发器。触发器通常是可拥有两个稳定状态并且能够存储大小为I比特的数据的电子电路，其中触发器被多次用作时序电路的基础组件。
[0010]在时钟控制的触发器中，触发器只在某个时间点对输入信号做出响应，当输入信号只在某个时间段稳定施加时，这尤其是有用的。在此常常使用时钟信号，其在有规律的时间间隔内切断或接通触发器的控制输入端，使得在此情况下也称为时钟或者时钟输入端。因此在使用D触发器时规定，将首要时钟信号施加到时钟输入端(也简称C输入端)并且将异步信号(次要时钟信号)施加到数据输入端(也简称D输入端)。异步输入信号在切断控制输入端时被传输或接通到Q输出端。通常来说触发器在其中是由时钟边沿触发的(英语:边沿触发的)，使得例如时钟上升沿触发状态变化，其中时钟频率对应于探测频率(首要时钟信号的频率)。两个时钟上升沿之间间隔的时间通常表示为循环时间。
[0011]在所述过程中，在D触发器中存在多种能够导致故障的情况并且对其如下述进行区分:
[0012]一方面通过首要时钟信号的时钟频率来固定设置探测频率，使得只在异步信号的电平不同于探测时间点时，才检测得到异步信号的电平转换过程。因此将例如检测不到低电平(“O”)状态至高电平(“I”)状态的转换过程。换句话说，当异步信号的两次状态变化在一个周期时间内进行时，在此期间的状态变化不传输到Q输出端。
[0013]除了这一首先取决于异步系统的时钟频率的缺陷之外，还存在其它问题。当异步信号在时钟信号的上升沿阶段从“O”变化到“I”时，在触发器中出现亚稳定状态，以至于未对触发器的状态以及由此的Q输出端上的数值加以限定。在经过同样未加限定的或者未知的时间之后触发器能够从未加限定的状态重新达到限定状态，其中这并不是真正正确的状态，如必须为“O”或者“I”的状态。另一方面，该亚稳定状态可能会不定时长地持续下去。从而在两种情况下，均可能在接下来的系统中出现严重的故障。
[0014]通过串联连接多个同步时钟探测触发器原则上能够提高亚稳定状态的出现机率。在串联连接D触发器时能够例如将首要时钟信号施加到每个触发器的C输入端上。异步信号施加到第一触发器的D输入端上，其中该信号的Q输出端将与下一个、第二触发器的D输入端相连。此后将该第二触发器的Q输出端重新与接下来的触发器的D输入端相连，以此类推。
[0015]在一个核电站中特别是用在监测时钟信号并将时钟信号整合到安全相关的组件中时存在这样的触发器及该触发器的电接通过程，该组件被设计成多次冗余的并由此也具有能够源自不同时钟发生器的冗余时钟信号。因此在反应堆压力容器中通常要监测控制杆及其位置。该控制杆吸收尤其是中子并且因而用于在核反应堆中控制燃料棒的中子通量。为了要避免在核衰变过程中出现连锁反应并且因此中止核放射性，通常将该控制杆完全插入燃料棒中。
[0016]为了要确定该控制杆的尤其有关安全的位置，在许多情况下存在一种方法应用，其中多个初级侧线圈基于具有交流电压的不同强度的控制杆位置而产生多个次级侧线圈。该交流电压或者说正弦电压为了要激励线圈将分别借助相应的发生器由时钟信号形成。所有线圈应尽可能由正弦电压以相同频率和相位进行激励。因此单个时钟信号的同步化过程是尤为重要的，以便在结果中使测量系统达到很高的稳定性。
[0017]在此情况下，交流电压的频率可以用作控制触发器的时钟频率，其中杆位置测量系统中单个组件的每个时钟频率应被完全同步化。因为尤其由于时钟发生器的制造公差，每个组件利用自身的、与其它组件稍稍偏差的时钟频率工作，必须与用于系统时钟、通过首要时钟信号来表示的相位无关地对每个组件的待监测时钟信号的信号转换过程加以检测，使得能够利用其它电路组件来产生同步性。
[0018]尽管通过上述同步时钟触发器的串联连接降低了亚稳定状态的出现几率，时钟可以预见的是，会在例如核电站的有关安全的区域内因触发器中达到亚稳定状态而导致严重的系统故障。还可能发生的是，在一个周期时间内未知状态变化也将导致严重的故障。
[0019]因此本发明的任务在于，提供一种上述类型的探测电路，该探测电路一方面避免达到亚稳定状态，而另一方面也在一个周期时间内可靠地检测次要时钟信号的短暂状态变化，并因此适用于驱动同样能够用于核电站的安全相关的组件。
[0020]该任务将根据本发明得以解决，其中所述触发器与所述η比特计数器彼此电接通，其中
[0021]η 彡 2，
[0022]在所述η比特计数器的时钟输入端上施加所述首要时钟信号，
[0023]在所述触发器的时钟输入端上施加所述次要时钟信号，
[0024]在所述触发器的数据输入端上施加常量信号，
[0025]所述触发器的Q输出端与所述η比特计数器的复位输入端相连，并且
[0026]所述η比特计数器的数值输出端通过连接其间的逻辑门电路与所述触发器的复位输入端相连。
[0027]有利的实施方式是从属权利要求的主题。
[0028]本发明是基于以下来考虑的，即:一种触发器，例如一种D触发器，该D触发器在许多情况下用于所述类型应用的数字探测电路，并在待监测异步时钟信号的边沿与系统时钟的边沿一致时达到一种不期望达到的亚稳定状态。虽然同步时钟D触发器的串联连接降低了出现几率，但却没有改变基础问题，因而将寻求替代方案。为了要避免使用过多的触发器和所属的组件，还认识到，相对于同步时钟D触发器的大致串联，反馈耦合机构能够具有积极的作用。其中出人意料地认识到，所述首要时钟信号和所述次要时钟信号能够被馈送至分开的组件(例如单独的触发器)中，这些组件相互接通，使得异步系统与同步系统之间的功能性分离通过使用不同的组件来实现。其中还认识到，还能够使用另一个触发器，直至该触发器与另一个布置在下游的组件(例如η比特计数器(n-Bit-Counter))不再接通并且具有复位输入端，通过该复位输入端将从同步系统向异步系统提供反馈耦合机构。通过对在所述η比特计数器的时钟输入端上施加的所述反转信号(首要时钟信号)进行计数和监测能够记录是否暂时在所述触发器的数据输入端施加信号，该信号被传输到所述η比特计数器的(异步)复位输入端并且在所述η比特计数器中对所述计数值进行复位。
[0029]另外还示出的是，可在所述触发器的时钟输入端上施加所述异步信号(次要时钟信号)(通常在该时钟输入端施加首要时钟信号)，并且可在所述触发器的数据输入端上施加常量信号，使得将所述常量信号的电平传输到所述Q输出端以及转发到所述异步系统上，与此同时出现例如所述同步信号的时钟上升沿。
[0030]其中，通过借助逻辑门电路适当地反馈耦合至所述触发器的(异步)复位输入端，所述η比特计数器的计数值(位于数值输出端上)能够复位所述触发器和由此能够复位该触发器的Q输出端。一旦所述η比特计数器重新通过所述首要时钟信号的上升沿递增的话，则能够再次检测所述次要时钟信号的沿。
[0031]因此，在所述同步系统中能够通过所述η比特计数器实现与所述首要时钟信号的平衡，其中所述首要时钟信号触发所述被复位的计数过程，与此同时，施加所述触发器数据输入端的静态电平通过所述次要时钟信号被传输到所述触传输的Q输出端。因此，在η比特计数器上多次计数所述时钟信号直至限定值，尤其是直至所述计数器的最终值，而无需进行临时复位，此过程针对于本应予以避免的时钟故障。在此情况下能够尤其避免被同步时钟探测系统检测到并且在那里在所述信号时间问题上复位的故障发生几率。
[0032]为了要与所述首要时钟信号和所述次要时钟信号的监测过程相匹配，在有利的实施方式中边沿触发，尤其是单边沿触发，特别是前边沿触发(即通过时钟上升沿来触发)。
[0033]对于有意舍弃其它功能实现触发器复杂的类型，而同时也能够显示故障源的情况，接收所述次要时钟信号的所述触发器优选实施为D触发器。
[0034]在有利的实施方式中，所述逻辑门电路是NOR门电路，在该逻辑门电路上的输入端施加所述数值输出端的位置值比特(Stellenwert-Bits)，借此能够以适当且便于保持的方式将所述η比特计数器的计数值与所述触发器的复位输入端接通。
[0035]为了要报告和尤其是视觉显示时钟故障以及正常运行情况，在有利的实施方式中，通过另一个逻辑门电路将所述η比特计数器的数值输出端与报警信号发生器(尤其包括显示单元)相连接。借此能够向操作者报告和/或显示时钟故障，使得能够迅速进行外部操作。
[0036]有利地设置另一个所述逻辑门电路(AND门电路)，在该门电路的输入端施加所述数值输出端的计数值比特，使得在达到限定计数值(即有利的计数器最终值)时，启动报警信号发生器。
[0037]在有利的实施方式中，所述首要时钟信号和所述次要时钟信号基本上具有相同的时钟周期时间，然而其中微小的误差(大约在个位百分比的范围内)及其引发的相位偏移因难以避免的、作为基础的时钟发生器的制造公差而被允许。
[0038]对于一个紧凑且简单的η比特计数器的实施方式来说，该η比特计数器被有利地设计成2比特计数器(η = 2)，由此在次要时钟信号短暂消失时已经达到最大计数值。如果在处于更高的计数值时(约10个故障的时钟)才触发报警，则将相应地选择计数值的位深(Bit-Fiefe)。
[0039]为了要省去额外的电子辅助装置，触发器和η比特计数器有利地具有基本上相同的低电平和高电平。借此能够在不必使用用于电平调节的电子装置的情况下，将一个组件的输出端直接与另一个组件的输入端相连，从而能够便于保持电接通。
[0040]为了要使用常见的η比特计数器，在另一个有利的实施方式中将D触发器设计成使得具有高电平的且施加到复位输入端上的信号在Q输出端上起到复位信号的作用。这将通过在同步系统的η比特计数器下游布置的逻辑门电路的输出端上达到高电平来实现。只要在触发器的复位输入端上施加高电平，则在该触发器的D输入端上施加的输入信号在时钟上升沿处被接通至Q输出端的过程被阻止，即此后在一定程度上不急剧切换该触发器。
[0041]包括具有多个主时钟信号的监测系统(其具有分别带有至少一个时钟发生器的多冗余设计的组件)的核技术设施(尤其核电站)有利地具有针对每一个主时钟信号的至少一个所述的探测电路，以便监测该核技术设施的时钟故障。
[0042]有利的是，所述核技术设施中的时钟发生器的构造类型是相同的，使得由该时钟发生器所生成的时钟仅具有极小的频率差并且拥有极小的故障出现几率。
[0043]在另一个有利的实施方式中，所述用于位置测量的监测系统由核反应堆控制杆构成。
[0044]为了将所述探测电路集成到与安全相关的、且具有现有时钟时间的系统中，所述时钟信号在有利的实施方式中具有大小在120赫兹至10赫兹(在核环境下的现有应用中例如为31赫兹)的频率，其中所述探测电路的部件与该频率相匹配。
[0045]尤其在应具有高安全需求的核电站中，在有利的实施方式中设置用于使得所述控制杆位置测量系统的至少一个组件具有其中一个所述的探测电路，从而能够降低与时钟故障相关的故障出现几率。
[0046]借助本发明来实现的优势尤其存在于，通过将触发器与η比特计数器组合起来实现了用于与首要时钟信号异步的次要时钟信号的数字探测电路，其中所述时钟信号以及所述与之异步的信号被传输到不同的处理组件，这些处理组件能够通过适当选择的相互接通近乎无故障地记录时钟故障。尤其是通过使用施加异步信号的触发器和施加首要时钟信号的η比特计数器以及将所述两个组件反馈耦合地电接通过程能够通过明确限定且无故障地监测所述次要时钟信号将核电站安全考虑进来。
[0047]下面将借助附图详述本发明的一个实施方式。其中分别以简要示意图示出了:
[0048]图1具有D触发器和2比特计数器的探测电路；
[0049]图2在根据图1所示的探测电路中，时钟信号、异步信号、触发器的Q值以及2比特计数器的计数值的时间曲线；
[0050]图3作为第一应用的、具有基于根据图1的探测电路的时钟同步系统的核技术设施；以及
[0051]图4根据图1的同步系统的探测电路在核技术设施的时钟同步系统中的第二应用。
[0052]图1中所示的探测电路100特别是由一个D触发器102和一个2比特计数器104组成，二者相互电接通。其中，在2比特计数器104处，在输入端处施加在图2中以时间函数示出的周期性时钟信号202，该时钟信号也被称为同步信号或者首要时钟信号。在D触发器102处施加同样在图2中示出的异步信号204，该信号通常具有与时钟信号202相同的频率，然而其通常相对于时钟信号202相位偏移。该异步信号204也被视作次要时钟信号。
[0053]D触发器102具有数据输入端106 (简称为:D输入端)、时钟输入端108 (简称为:C输入端)、Q输出端110以及异步复位或清除输入端，也称作ACLR112。
[0054]在数据输入端106上施加具有高电平(也视作“I”)的常量信号，其例如对应于约5伏的电压。时钟输入端108通过与其相连的电线被传输异步信号204。在初始状态下，Q输出端110具有对应值为“O”的低电平。一旦异步信号204的时钟上升沿达到时钟输入端108，则施加在数据输入端106的常量信号将被传输或接通到Q输出端110上，使得在图2中以时间函数示出的Q值208由初始状态“O”变为“I”。
[0055]重新设置Q输出端110上的信号的D触发器102复位过程将通过ACLR 112来实现(异步复位)。也就是说，当ACLR 112端施加高电平“I”时，Q输出端110上的值再次被重新设置为输出值，即:例如对应于O至0.5伏特电压的低电平“O”。此外，只要数值“I”施加在异步复位输入端ACLR 112上，则D触发器102在数据输入端106上在异步时钟信号204的上升沿处不会将数值“I”接通到Q输出端110上，而是还由Q输出端110继续输出数值“O”。
[0056]将D触发器102与2比特计数器104电接通。该2比特计数器104例如可以由两个JK触发器组合而成并且对时钟上升沿计数，该时钟上升沿在其时钟输入端114 (部分也被称作时钟(clock-Eingang)输入端或者计数输入端)处实现。η比特计数器通常将可能的计数值数量确定为2的幂并且为从O至2η-1，因此2比特计数器能生成或者计数数字O、1、2、3 (0，I, 2，3)，这些数字与施加到数值输出端116上的数值206相对应，该数值206在图2中以十进制法显示为时间函数。
[0057]该数值输出端116包括包含当前二进制的计数值206的2比特寄存器118。在该2比特寄存器118的数据端下游一方面设置AND门电路120并且另一方面设置NOR门电路122。AND门电路120根据逻辑AND运算(“&”)来结合2比特寄存器118的两个位置值以及位数，使得当2比特计数器104具有计数值206 (O、1、2)中的一个计数值时，输出端124附近的值具有低电平值“0”，而在计数值206为3时具有高电平值“I”。相反地，当2比特计数器104具有值为O的计数值206时，仅根据逻辑NOR运算(NOT-OR)而采用高电平值“1”，否则将采用低电平“O”。
[0058]在2比特计数器104的时钟输入端114上施加同步时钟信号202，该信号在此实施方式中具有大小为31赫兹的频率。在图2中以虚线表示的、决定对电子组件的控制的同步时钟信号202的电平转换如虚线所示那样，例如对应于循环方波信号的上升沿，称作低电平“O”至高电平“I”的过渡，该过渡通过大小为31赫兹的固定频率得以实现。周期时间也被称作周期时间(Zykluszeit)。借助适当的方法能够获取决定异步信号204的电平转换的时钟上升沿以作为方波载体信号，其中尤其是在处于高电平状态“I”时异步信号的滞留时间可短于同步时钟信号202的滞留时间。
[0059]其中，2比特计数器104对同步时钟信号的时钟上升沿计数，直到该2比特计数器104被复位为止。由电信号而产生复位过程，该电信号邻近2比特计数器104的异步复位输入端或者清除输入端ACLR 128上。此时，当在D触发器102与2比特计数器104之间电接通时，Q输出端110施加到该2比特计数器104的ACLR 128上。通过ACLR 128上的高电平〃1〃(复位信号)复位2比特计数器，该高电平因在时钟输入端108上出现异步信号的时钟上升沿而通过高电平“I”从数据输入端106传输到Q输出端110并因此传输到ACLR 128得以产生。也就是说，由时钟上升沿在时钟输入端114上触发的计数过程在计数值206为零(O)时从头开始，此时不再施加复位信号。
[0060]探测电路100还具有反馈耦合。为此，2比特计数器104的数值输出端116通过连接其间的NOR门电路122和该NOR门电路126的输出端与D触发器102的复位输入端ACLR112通过信号相连接。当在ACLR 128上施加复位信号(如上所述由异步时钟信号204所触发)时，首先将2比特计数器104复位到计数值206为零(O)的状态。随后直接将D触发器102也复位，并且该过程是通过将信号经由NOR门电路122和反馈耦合电路130转接到D触发器102的ACLRl 12上而实现的。这一过程将Q输出端110上的数值复位至低电平“O”。因为对Q值208的复位过程是通过以极小的时间延迟(近乎瞬时)相对于输入信号反馈耦合来实现的，所以Q值208每次仅在极短的时间间隔内采用高电平“ I ”，从而使得只要不出现异步信号204的时钟故障，相应时间信号就具有图2左侧区域所示的循环峰值形式。
[0061]从2比特计数器104的计数值206的基准状态(对应于数值零(O))出发，只有当2比特计数器的时钟输入端114上的同步时钟信号202相继三次将计数值206提高至最终值三(3)时，才达到最终值(对应于数值(3))，直到不因出现异步信号而临时复位2比特计数器104为止。通常来说，在每次循环过程中也通过异步信号204将2比特计数器104复位到新的基准状态。然而在异步信号204出现时钟故障时，不对2比特计数器104进行临时复位；也就是说，不对2比特计数器104在幂方面加以阻碍。
[0062]以此方式不能够对异步信号204的时钟故障进行监测。在因异步信号204的三次时钟故障而引起2比特计数器104的最终值达到三(3)时，AND门电路120的输出端124上的状态从低电平“O”转换到高电平“I”(该过程被理解为预警信号并且在显示单元132中显示)，使得能够执行操作者的控制和必要时能够执行修正后的系统操控。
[0063]如果在某一时间点(达到计数器最终值之前或之后)再次采用异步信号204的时钟，则探测电路100在此情况下能够再次启动，使得通过时钟上升沿将在触发器102的D输入端106上施加的高电平“I”接通到Q输出端110上，并且从头开始上述过程。无需手动复位电路。
[0064]综上所述，基于如下状态，即:2比特计数器104处于计数值一，二或者三(1，2或3)并且触发器102的Q输出端110输出数值“0”，按照时间顺序进行以下过程(只要次级侧(异步)时钟信号204不发生故障):
[0065]1.产生次要时钟信号204的上升沿并且将触发器102的D输入端上的“I”接通至Q输出端110上。
[0066]2.触发器102的Q输出端110上的“ I”直接作用于计数器104的异步复位输入端128上并且将其计数值立即复位为零(O)。
[0067]3.由于计数器104的输出值或计数值为零(O)而满足了 NOR门电路122的NOR条件，该NOR门电路的输出值因而立即变为数值“I”。
[0068]4.该NOR门电路122的输出值“I”直接作用于触发器102的异步复位输入端112上并且将其Q输出端110设为数值“O”。
[0069]5.由此在计数值104的异步复位输入端128上再次施加“0”，并且该值能够在首要时钟信号202的下个上升沿处变为计数值一(I)。
[0070]6.产生首要时钟信号202的上升沿并且计数器104的计数值设为一(I)。
[0071]7.由于计数器104的输出值或计数值为一⑴而不再满足NOR门电路122的NOR条件，NOR门电路的输出值因而立即变为数值“O”。
[0072]8.触发器102再次准备就绪，以便在次要时钟信号204的下一上升沿处将在该触发器102的D输入端上的“I”接通至Q输出端110。
[0073]9.在I处重新开始这些过程。
[0074]然而，如果异步时钟信号204故障，则以上述方式将计数器104的计数器状态最大提高至计数值三(3)并且利用AMD门电路120检测出时钟故障。
[0075]如上可知，图2示出了其中描述有单个信号以及这些单个信号的相互作用的时间曲线。
[0076]其中横坐标对应于时间轴200。以纵坐标表不不同的电信号或逻辑信号,其中从上至下分别是时钟信号202、异步信号204、Q输出值110的值(在此称作Q值208)以及2比特计数器104的计数值206。
[0077]如果时钟信号202的值由低电平“O”变为高电平“1”，则记录2比特计数器104的上升沿，并且其计数值206首先从零(O)变化至一(I)。在异步信号204的上升沿情况下，类似地通过在数据输入端106上将数值“I”接通至D触发器102的Q输出端110来将Q值208由“O”设为“I”。这将由于在D触发器102的输出端110与2比特计数器104的ACLR128之间的电接通而触发，从而导致将计数值206重置为零(O)。随后，数值输出端116经由NOR门电路122和反馈耦合电路130将D触发器102直接从“I”重置为“0”，并且重新开始该过程。
[0078]如果异步信号204的上升沿结束而同时同步信号202的多个上升沿达到2比特计数器104的话，则计数值206从基准值零(O)提高到最终值三(3)并因此检测到异步系统发生时钟故障并且通过所述显示单元132将计数值表示出来。
[0079]提供一种探测电路的替换变型方案，该方案不对要监测时钟信号的边沿作出响应，而是对该时钟信号的电平做出反应。在此，相比于根据图1的优选方案，触发器采用了其它的接线方式(未在示图中特别示出)。
[0080]在触发器102的数据输入端106上施加具有高电平的常量信号。首要时钟信号202施加到该触发器的时钟输入端108上，使得触发器102在每个上升沿处将高电平接收到Q输出端110上。触发器102的复位输入端112与待监测的次要时钟信号相连。产生待监测次要时钟信号204的高电平，从而在触发器102的Q输出端110上产生低电平。触发器102的Q输出端110通过逆变器与η比特计数器104的复位输入端128相连，在该复位输入端的输入侧施加有首要时钟信号202。因此待监测次要时钟信号204的高电平起到了复位η比特计数器的作用。η比特计数器104的输出传递至AND门电路，使得在达到计数器的停止数值时报告时钟故障。
[0081]然而该替代性的方案具有一个缺点:如果待监测的次要时钟信号204以此方式故障，即:长时间处于高电平状态时，则触发器102的Q输出端长时间处于低电平状态,这一过程又通过逆变器起到了在η比特计数器104的复位输入端128上长时间处于高电平状态的作用。
[0082]还会发生的情况是，探测电路的该替代性变型方案由于待监测时钟信号的故障而无法运行。
[0083]为了要解决这一缺陷，需要为每个待监测时钟信号准备两个这样的探测电路，其中，一个探测电路监测时钟信号的低电平状态而另一个探测电路监测时钟信号的高电平状态。两个探测电路发回的时钟故障报告通过OR门电路整合为单个时钟故障报告。由此也能够借助探测电路的这一变型方案在任何情况下检测到次要时钟信号的故障情况。
[0084]然而相比于此前所描述的备选变型方案而言，需要双倍的资源和额外的OR门电路。
[0085]在图3中示意性地示出了根据图1的探测电路100的第一种可能的应用:在核技术设施300中，尤其在核电站中，设有包括冗余设计的组件的数字监测系统302。每个组件均具有相同类型的时钟发生器304。由每两个时钟发生器304所产生的时钟信号被提供给上述类型的探测电路100，其中，一个时钟信号用作主时钟或者首要时钟，并且另一个通过相位偏移以及其它影响而异步偏移的时钟信号用作从属时钟或者次要时钟。借助该探测电路100，将检测到从属组件的时钟故障情况并且报告给控制单元306，该控制单元在必要时反向作用于单个组件，尤其是反向作用于这些单个组件的时钟发生器304 (通过虚线来表示)，以便达到或者重新进行时钟同步过程。因此，探测电路100能够结合控制单元306来用作时钟发生器304的时钟同步系统。除了冗余组件彼此间的相互调整，也可以利用外置时钟发生器来进行调整。
[0086]图4示意性地示出了第二种可能的应用。在核技术设施300中，尤其在核电站中，设有包括例如四个冗余的主时钟信号(Masterkatsignal)Α、B、C、D的数字时钟同步系统310。该系统的任务在于，将恰好一个主时钟信号传输到布置在下游的所有组件处，使得这些组件能够绝对同步地进行工作。在第一主时钟信号出现故障的情况下，应为布置在下游的这些组件提供第二主时钟信号，使得这些组件能继续绝对同步地进行工作。如果第二主时钟信号也发生故障时，则应切换至第三主时钟信号，以此类推。
[0087]为每个组件312提供多个(在此为四个)外部馈送的主时钟信号Α、B、C、D，其中以优先级控制的方式来选择待传输的主时钟信号。在每个组件312内部均有用于这些时钟信号Α、B、C、D中每个时钟信号的探测电路100，每个探测电路各包含一个2比特计数器。主时钟信号分别对应于待由探测电路100监测的次要时钟信号。该首要时钟信号用于2比特计数器104的计数过程并且在每个组件内部由一个未在此详加说明的内置时钟发生器生成。
[0088]还在每个组件内部将主时钟信号Α、B、C、D输送至多路复用器314，该多路复用器借助探测电路100的时钟故障警报以优先级控制的方式选择待传输的主时钟信号。
[0089]如果所有主时钟信号均为激活状态，则传输第一主时钟信号。如果第一主时钟信号故障，而且第二主时钟信号还处于激活状态，则传输第二主时钟信号。如果第一主时钟信号以及第二主时钟信号均发生故障并且第三主时钟信号还处于激活状态，则传输第三主时钟信号，以此类推。
[0090]因此通过这种具有四个主时钟信号的时钟同步系统310在四个主时钟信号中的三个发生故障时也还能提供布置在下游的组件的功能和同步性。
[0091]当然，这种时钟同步系统也可以在核领域以外的相关领域(例如在工业加工或者机器监测和控制过程中)使用。
[0092]附图标记列表:
[0093]100探测电路
[0094]102 D 触发器
[0095]104 2比特计数器
[0096]106数据输入端
[0097]108时钟输入端
[0098]110 Q 输出端
[0099]112 ACLR
[0100]114时钟输入端
[0101]116数值输出端
[0102]118 2比特寄存器
[0103]120AND 门电路
[0104]122N0R 门电路
[0105]124AND门电路输出端
[0106]126N0R门电路输出端
[0107]128 ACLR
[0108]130反馈耦合电路
[0109]132显示单元
[0110]200时间轴
[0111]202同步时钟信号(首要时钟信号)
[0112]204异步信号(次要时钟信号)
[0113]206计数值
[0114]208 Q 值
[0115]300核技术设施
[0116]302监测系统
[0117]304时钟发生器
[0118]306控制单元
[0119]310时钟同步系统
[0120]312 组件
[0121]314多路复用器
[0122]A、B、C、D主时钟信号
【权利要求】
1.一种用于借助首要时钟信号(202)对次要时钟信号(204)的时钟故障进行监测的数字探测电路(100)， ?该数字探测电路包括触发器(102)，该触发器具有 -时钟输入端(108)， -数据输入端(106)， -Q输出端(110)，以及 -复位输入端(112)， ?并且该数字探测电路包括η比特计数器(104)，该η比特计数器具有 -时钟输入端(114), -复位输入端(128)，以及 -数值输出端(116)， 其中，所述触发器(102)与所述η比特计数器(104)彼此通电接通，并且其中 ? n ^ 2, ?在所述η比特计数器(104)的所述时钟输入端(114)上施加所述首要时钟信号(202)， ?在所述触发器(102)的所述时钟输入端(108)上施加所述次要时钟信号(204)， ?在所述触发器(102)的所述数据输入端(106)上施加常量信号， ?所述触发器(102)的所述Q输出端(110)与所述η比特计数器(104)的所述复位输入端(128)相连，并且 ?所述η比特计数器(104)的所述数值输出端(116)通过连接期间的逻辑门电路(122)与所述触发器(102)的所述复位输入端(112)相连。
2.根据权利要求1所述的探测电路(100)，其中，所述触发器(102)和所述η比特计数器(104)是边沿触发式的，尤其是单边沿触发式的，特别是正边沿触发式的。
3.根据权利要求1或2所述的探测电路(100)，其中，所述触发器(102)是D触发器。
4.根据权利要求1至3中任一项所述的探测电路(100)，其中，所述逻辑门电路是NOR门电路(122)，在该NOR门电路的输入端侧施加所述数值输出端(116)的位置值比特。
5.根据权利要求1至4中任一项所述的探测电路(100)，其中，所述η比特计数器(104)的所述数值输出端(116)通过另一个逻辑门电路(120)与报警信号发生器相连，该报警信号发生器尤其包括显示单元(132)。
6.根据权利要求5所述的探测电路(100)，其中，所述另一个逻辑门电路(120)是AND门电路，在该AND门电路的输入端侧施加所述数值输出端(116)的所述位置值比特。
7.根据权利要求1至6中任一项所述的探测电路(100)，其中，所述触发器(102)的所述数据输入端(106)上的所述常量信号为高电平信号。
8.根据权利要求1至7中任一项所述的探测电路(100)，其中，所述首要时钟信号(202)和所述次要时钟信号(204)基本上具有相同的时钟周期时间。
9.根据权利要求1至8中任一项所述的探测电路(100)，其中，η= 2。
10.一种核技术设施，尤其是核电站，该核技术设施具有监测系统，该监测系统包括分别具有一个时钟发生器的多个冗余设置的组件，其中，设置有至少一个根据权利要求1至9中任一项的探测电路(100)，以便相对于由其它时钟发生器中的一个所生成的时钟信号(202,204)或者相对于外部时钟信号(202、204)来探测至少一个由其中一个所述时钟发生器生成的时钟信号(202、204)并且监测时钟故障。
11.根据权利要求10所述的核技术设施，其中，所述时钟发生器的构造类型是相同的。
12.根据权利要求10或11所述的核技术设施，其中，所述监测系统由核反应堆控制杆构成用于位置测量。
【文档编号】H03K21/40GK104380606SQ201380030604
【公开日】2015年2月25日 申请日期:2013年4月19日 优先权日:2012年6月14日
【发明者】G·奥尔, B·海涅曼 申请人:阿海珐有限公司