半导体电路的制作方法
【专利摘要】提供一种半导体电路。所述半导体电路包括：脉冲发生器，通过时钟信号的上升沿被使能，并产生根据反馈节点的电压而变化的读取脉冲；感测放大器，根据使用读取脉冲的输入信号的数据值来产生动态节点的电压和反馈节点的电压。
【专利说明】半导体电路
[0001]本申请要求于2013年3月4日提交到韩国知识产权局的第10-2013-0022606号韩国专利申请的优先权，该申请的公开通过引用全部包含于此。
【技术领域】
[0002]示例性实施例涉及一种半导体电路。
【背景技术】
[0003]作为半导体电路的示例的触发器电路和门控时钟单元电路是提高微处理器的性能的关键。触发器电路响应于时钟信号或脉冲信号存储并顺序地发送输入信号。门控时钟单元电路将时钟信号提供给特定电路或阻止将时钟信号向特定电路的发送，以降低特定电路的功耗。
【发明内容】
[0004]示例性实施例的多个方面可提供一种可被小型化和即使在低电压也能可靠地操作的半导体电路。
[0005]然而，示例性实施例的多个方面不受限制。通过参照以下给出的示例性实施例的详细描述，示例性实施例的以上和其它方面对于示例性实施例所属领域的普通技术人员而
言将变得更清楚。
[0006]根据示例性实施例的一方面，提供一种半导体电路，包括:脉冲发生器，通过时钟信号的上升沿被使能，并产生根据反馈节点的电压而变化的读取脉冲；感测放大器，根据使用读取脉冲的输入信号的数据值来产生动态节点的电压和反馈节点的电压。
[0007]根据示例性实施例的另一方面，提供一种半导体电路，包括:读取电路，被提供有第一电平的时钟信号，产生根据输入信号的数据值而变化的读取脉冲，并使用读取脉冲读取输入信号的数据值；缓冲器电路，对从读取电路输出的信号进行缓冲并输出缓冲的输出信号。
[0008]根据示例性实施例的另一方面，提供一种半导体电路，包括:脉冲发生器，产生根据反馈节点的电压而变化的读取脉冲；第一晶体管组，根据输入信号的数据值产生动态节点的电压，使得动态节点具有不同的电平；第二晶体管组，根据输入信号的数据值产生反馈节点的电压，使得反馈节点具有不同的电平；放电晶体管，被构造为通过栅极受读取脉冲控制而将动态节点的电压和反馈节点的电压下拉。
[0009]根据示例性实施例的另一方面，提供一种半导体电路，包括:脉冲发生器，通过时钟信号的上升沿被使能，并产生根据反馈节点的电压而变化的读取脉冲；感测放大器，根据使用读取脉冲的使能信号的数据值来产生动态节点的电压和反馈节点的电压。
【专利附图】
【附图说明】
[0010]通过参照附图详细描述示例性实施例，示例性实施例的上述和其它方面和特定将变得更加清楚，在附图中:
[0011]图1是根据实施例的半导体电路的框图；
[0012]图2是图1中示出的半导体电路的详细电路图；
[0013]图3是图1中示出的脉冲发生器的示例的详细电路图；
[0014]图4是图1中示出的脉冲发生器的另一示例的详细电路图；
[0015]图5是图1中示出的锁存器电路的示例的详细电路图；
[0016]图6是图1中示出的锁存器电路的另一示例的详细电路图；
[0017]图7和图8是示出图1中示出的半导体电路的操作的时序图；
[0018]图9是示出图1中示出的半导体电路的影响的电路图；
[0019]图10是根据另一实施例的半导体电路的框图；
[0020]图11是图10中示出的半导体电路的详细电路图；
[0021]图12和图13是示出图10中示出的半导体电路的操作的时序图；
[0022]图14是根据另一实施例的半导体电路的电路图；
[0023]图15是根据另一实施例的半导体电路的电路图；
[0024]图16是根据另一实施例的半导体电路的电路图；
[0025]图17是示出图16中示出的半导体电路的操作的时序图；
[0026]图18是可采用根据实施例的半导体电路的计算系统的框图；
[0027]图19是可采用根据实施例的半导体电路的电子系统的框图；
[0028]图20是将图19中示出的电子系统应用于智能电话的示例的示图。
【具体实施方式】
[0029]通过参照以下对优选实施例和附图的详细描述，示例性实施例的优点和特征以及实现示例性实施例的优点和特征的方法可被更容易地理解。然而，本实施例可被实施为多种不同的形式，并且不应被解释为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且这些实施例将把示例性实施例的构思充分传达给本领域的技术人员。示例性实施例将仅被权利要求所限定。在附图中，为了清楚，夸大层和区域的厚度。
[0030]将理解的是，当元件或层被称为在另一元件或层“上”或“连接到”另一元件或层时，其可直接在另一元件或层上或连接到另一元件或层或者可以存在中间元件或层。作为比较，当元件或层被称为“直接”在另一元件或层“上”或“直接连接到”另一元件或层时，不存在中间元件或层。相同的标号始终表示相同的元件。如这里使用的，术语“和/或”包括相关联列出项中的一个或更多个的任何和所有组合。
[0031]除非这里另外明确地指出或与上下文明显矛盾，否则描述示例性实施例的上下文中(尤其权利要求的上下文中)的单数术语和类似标号被解释为覆盖单数和复数两者。除非另外指出，否则术语“包括”、“具有”和“包含”被解释为开放性术语，即，表示“包括但不限于”。
[0032]将理解的是，虽然术语“第一”、“第二”等在这里可用于描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于区分一个元件与另一元件。因此，例如，在不脱离示例性实施例的教导的情况下，下面论述的第一元件、第一组件或第一部分可被命名为第二元件、第二组件或第二部分。[0033]除非另外定义，否则这里使用的所有技术术语和科学术语具有与这些示例性实施例所属领域的普通技术人员通常理解的含义相同的含义。将注意的是，除非另外指明，否则这里提供的任何和所有示例或示例性术语的使用仅意图更好地说明示例性实施例，而不是对示例性实施例的范围的限制。此外，除非另外定义，否则在通用字典中定义的所有术语不可被过度地解释。
[0034]现在将参照图1至图6描述根据实施例的半导体电路。
[0035]图1是根据实施例的半导体电路的框图。图2是图1中示出的半导体电路的详细电路图。图3是图1中示出的脉冲发生器的示例的详细电路图。图4是图1中示出的脉冲发生器的另一示例的详细电路图。图5是图1中示出的锁存器电路的示例的详细电路图。图6是图1中不出的锁存器电路的另一不例的详细电路图。
[0036]参照图1和图2，半导体电路I包括读取电路(10，20)、锁存器电路40和缓冲器电路50。
[0037]在示例中，半导体电路I可以是触发器电路。然而，示例性实施例不限于触发器电路。换言之，示例性实施例可被应用于除了触发器电路之外的各种其它半导体电路。
[0038]读取电路(10，20)可被提供有具有第一电平(例如，逻辑高电平)的时钟信号CK，可产生根据输入信号D的数据值而变化的读取脉冲P，并可通过使用读取脉冲P来读取输入信号D的数据值。读取电路(10，20)可包括感测放大器10和脉冲发生器20。
[0039]感测放大器10可基于输入信号D的数据值并使用由脉冲发生器20产生的读取脉冲P,来生成(develop)动态节点ZZl和反馈节点FB的电压。
[0040]感测放大器10可包括用于基于输入信号D的数据值生成动态节点ZZl的电压电平的第一晶体管组(MP1、丽I)、用于基于输入信号D的数据值生成反馈节点FB的电压的第二晶体管组(MP3、MN4、MN5)、以及用于通过栅极受脉冲发生器20产生的读取脉冲P控制来下拉动态节点ZZl和反馈节点FB处的电压的放电晶体管MN2。
[0041]第一晶体管组(MP1、丽I)包括通过栅极受反馈节点FB的电压控制而连接电源和动态节点ZZl的第一 P沟道金属氧化物半导体(PMOS)晶体管MP1、通过栅极受输入信号D的数据值控制而连接动态节点ZZl和放电晶体管MN2的第一 η沟道金属氧化物半导体(NMOS)晶体管丽I。如图2中所示，放电晶体管丽2和第一NMOS晶体管丽I可连接到公共节点CS。
[0042]第二晶体管组(ΜΡ3、ΜΝ4、ΜΝ5)可包括通过栅极受动态节点ZZl的电压控制而连接电源和反馈节点FB的第三PMOS晶体管MP3、通过栅极受动态节点ZZl的电压控制而连接反馈节点FB和第五NMOS晶体管丽5的第四NMOS晶体管ΜΝ4、以及通过栅极受被反转的输入信号DN的数据值控制而连接第四NMOS晶体管ΜΝ4和放电晶体管丽2的第五NMOS晶体管丽5。反转的输入信号DN可以是通过使输入信号D经过包括例如反相器的第一门Gl而获得的反转的信号。如图2中所示，放电晶体管丽2和第五NMOS晶体管丽5还可连接到公共节点CS。换言之，第一晶体管组(ΜΡ1、丽I)和第二晶体管组(ΜΡ3、ΜΝ4、丽5)可彼此共享公共节点CS。
[0043]放电晶体管ΜΝ2可通过栅极受脉冲发生器20产生的读取脉冲P控制来连接到公共节点CS和地源。在示例中，放电晶体管丽2可包括NMOS晶体管。
[0044]感测放大器10可以是偏移感测放大器。
[0045]感测放大器10可在每个晶体管组中的晶体管的尺寸方面被偏移。[0046]更具体地讲，第一晶体管组的晶体管的尺寸可以与第二晶体管组(MP3、MN4、丽5)的晶体管的尺寸不同。在示例中，第一晶体管组(MP1、MNl)的晶体管可在尺寸上大于第二晶体管组(MP3、MN4、MN5 )的晶体管。
[0047]在该示例中，第二晶体管组(MP3、MN4、丽5 )可占用比第一晶体管组(MP1、丽I)小的面积。因此，感测放大器10的面积可因包括尺寸通常小的晶体管的第二晶体管组(MP3、MN4、丽5)而减小。换言之，半导体电路I可被小型化。
[0048]通常，由尺寸小的晶体管构成的电路可能处理信号较慢。然而，在图1和图2中示出的示例中，第二晶体管组(MP3、MN4、丽5)生成反馈节点FB的电压，而不是动态节点ZZl的电压。因此，可在不会不利地影响半导体电路I的总体性能的情况下，使半导体电路I小型化。
[0049]感测放大器10还可在每个晶体管组中的晶体管数量方面被偏移。
[0050]更具体地讲，第一晶体管组(MP1、丽I)中的晶体管的数量可与第二晶体管组(MP3、MN4、丽5)中的晶体管的数量不同。如图2中所示，作为示例，第一晶体管组(MP1、丽I)可包括两个晶体管，第二晶体管组(MP3、MN4、丽5)可包括三个晶体管。
[0051]在该示例中，即，在将第一晶体管组(MP1、MNl)构造为包括比第二晶体管组(MP3、MN4、MN5)少的晶体管的情况下，用于读取输入信号D的数据值的信号路径可被简化。因此，可可靠地执行数据读取操作。
[0052]感测放大器10还可包括第一保持电路12、第二保持电路14和第三保持电路15。
[0053]第一保持电路12可将动态节点ZZl的电压保持在第一电平(例如，逻辑高电平)。第一保持电路12可包括通过栅极受时钟信号CK或延迟的时钟信号CKD控制而连接到电源和动态节点ZZl的第二 PMOS晶体管MP2。
[0054]第二保持电路14可将动态节点ZZl的电压保持在第二电平(例如，逻辑低电平)。为了将动态节点ZZl的电压反转，第二保持电路14可包括第二门G2，第二门G2包括例如反相器和通过栅极受第二门G2的输出控制而连接动态节点ZZl和公共节点CS的第三NMOS晶体管丽3。
[0055]第三保持器电路15可将反馈节点FB的电压保持在第一电平(例如，逻辑高电平)。第三保持电路可包括通过栅极受时钟信号CK控制而连接电源和反馈节点FB的第四PMOS晶体管MP4。
[0056]脉冲发生器20可被时钟信号CK的上升沿所使能而产生根据反馈节点FB的电压而变化的读取脉冲P。在示例中，脉冲发生器20可响应于具有第一电平(例如，逻辑高电平)的反馈节点FB的电压而产生具有第一宽度的读取脉冲P，或可响应于具有第二电平(例如，逻辑低电平)的反馈节点FB的电压而产生具有比第一宽度小的第二宽度的读取脉冲P。
[0057]在示例中，脉冲发生器20可具有图3中示出的结构。
[0058]参照图3，脉冲发生器20可包括第四门G4至第七门G7和第四保持电路22。
[0059]第六门G6可包括例如反相器。第六门G6可通过将时钟信号CK进行反转来获得反转的时钟信号CKB，并可将反转的时钟信号CKB提供给第七门G7。第七门G7可包括例如反相器。第七门G7可通过将反转的时钟信号CKB进行反转来获得延迟的时钟信号CKD，并可将延迟的时钟信号CKD提供给感测放大器10。
[0060]第四门G4可包括例如反相器。第四门G4可将反馈节点FB的电压进行反转，并可将反转的反馈节点FB的电压提供给第五门G5。第五门G5可通过对第四门G4的输出和第六门G6的输出执行异或(XOR)操作来获得读取脉冲P。读取脉冲P可被提供给感测放大器
10。因此，读取脉冲P可被感测放大器10用于读取输入信号D的数据值。
[0061]第四保持电路22可将反馈节点FB的电压保持在第二电平(例如，逻辑低电平)。第四保持电路22可包括通过栅极受第四门G4的输出控制而连接反馈节点FB和第七NMOS晶体管MN7的第八NMOS晶体管MN8、通过栅极受时钟信号CK控制而连接第八NMOS晶体管MN8和地源的第七NMOS晶体管丽7。如图3中所示，第四保持电路22可被包括在脉冲发生器20中。
[0062]如图3中所示，由于脉冲发生器20的结构，读取脉冲P可在时钟信号CK的上升沿之后被延迟预定时间量。读取脉冲P中的这样的延迟可通过包括在脉冲发生器20中的两个门(例如，第六门G6和第七门G7)被产生。如图3中所示，由于脉冲发生器20的结构，时钟信号CK可通过第六门G6和第七门G7被延迟“两个门延迟”时间，从而获得延迟的时钟信号CKD。
[0063]在另一示例中，脉冲发生器20可具有图4中示出的结构。
[0064]参照图4，脉冲发生器20可包括第四门G4至第七门G7和第四保持电路24。
[0065]第四门G4可对时钟信号CK的电压和反馈节点FB的电压执行与非(NAND)操作，并可将NAND操作的结果输出到第五门G5。例如，第四门G4的输出可以是反转的读取脉冲PB。第五门G5可包括例如反相器。第五门G5可通过将反转的读取脉冲PB进行反转来获得读取脉冲P，并可输出读取脉冲P。读取脉冲P可被提供给感测放大器10并可因此用于感测放大器10以读取输入信号D的数据值。
[0066]第六门G6可通过对反馈节点FB的电压和反转的读取脉冲PB的电压执行NAND操作来获得延迟的时钟信号CKD，并可输出延迟的时钟信号CKD。延迟的时钟信号CKD可被提供给感测放大器10。
[0067]第七门G7可包括例如反相器。第七门G7可将反馈节点FB的电压进行反转，并可将反转的反馈节点FB的电压提供给第四保持电路24。
[0068]第四保持电路24可将反馈节点的电压保持在第二电平(例如，逻辑低电平)。第四保持电路24可包括通过栅极受第七门G7的输出控制而连接反馈节点FB和第七NMOS晶体管MN7的第八NMOS晶体管MN8、通过栅极受时钟信号CK控制而连接第八NMOS晶体管MN8和地源的第七NMOS晶体管丽7。如图4中所示，第四保持电路24可被包括在脉冲发生器20中。
[0069]如图4中所示，由于脉冲发生器20的结构，读取脉冲P可在时钟信号CK的上升沿之后被延迟预定时间量。读取脉冲P中的这样的延迟可通过包括在脉冲发生器20中的两个门(例如，第四门G4和第五门G5)被产生。如图4中所示，由于图4中示出的脉冲发生器20的结构，时钟信号CK可通过第四门G4和第六门G6被延迟“两个门延迟”时间，从而获得延迟的时钟信号CKD。
[0070]锁存器电路40可锁存由读取电路(10、20)读取的输入信号D的数据值。锁存器电路40可连接动态节点ZZl和静态节点ZZ2。
[0071]如图5中所示，作为示例，锁存器电路40可以是伪静态锁存器。
[0072]参照图5，锁存器电路40可包括基于时钟的反相器(MP5、丽7、MN8)、第九NMOS晶体管MN9、第六PMOS晶体管MP6和第七PMOS晶体管MP7以及包括例如反相器的第八门G8。
[0073]基于时钟的反相器(MP5、丽7、MN8)可包括第五PMOS晶体管MP5、串联连接在电源和地源之间的第七NMOS晶体管丽7和第八NMOS晶体管MN8。第五PMOS晶体管MP5和第八NMOS晶体管MN8的栅极可受动态节点ZZl的电压控制。第七NMOS晶体管MN7的栅极可受延迟的时钟信号CKD控制。
[0074]基于时钟的反相器(MP5、丽7、MN8)可保持静态节点ZZ2的电压或将动态节点ZZl的电压进行反转，并根据延迟的时钟信号CKD的电平将反转的动态节点ZZl的电压提供给静态节点ZZ2。
[0075]在示例中，基于时钟的反相器(MP5、丽7、MN8)响应于具有第二电平(例如，逻辑低电平)的延迟的时钟信号CKD保持静态节点ZZ2的电压而不管动态节点ZZl的电压，并且可响应于具有第一电平(例如，逻辑高电平)的延迟的时钟信号CKD将动态节点ZZl的电压进行反转并将反转的动态节点ZZl的电压提供给静态节点ZZ2。
[0076]第九NMOS晶体管MN9的栅极受反转的静态节点ZZ2的电压控制，并连接静态节点ZZ2和第八NMOS晶体管MN8。第六PMOS晶体管MP6和第七PMOS晶体管MP7串联连接在电源和静态节点ZZ2之间。第六PMOS晶体管MP6的栅极受反转的静态节点ZZ2的电压控制，并连接电源和第七PMOS晶体管MP7。第七PMOS晶体管MP7的栅极受延迟的时钟信号CKD控制，并连接第六PMOS晶体管MP6和静态节点ZZ2。
[0077]第八门G8将静态节点ZZ2的电压进行反转并将反转的静态节点ZZ2的电压提供给第九NMOS晶体管MN9。第九NMOS晶体管MN9、第六PMOS晶体管MP6和第七PMOS晶体管MP7以及第八门G8 —起执行锁存器功能并可因此防止静态节点ZZ2中的信号竞争。
[0078]作为图5中示出的示例的替代，锁存器电路40可具有图6中示出的结构，即，锁存器电路40可包括交叉耦合的第八门G8和第九门G9。
[0079]参照图6，锁存器电路40可包括执行NAND操作的第八门G8和第九门G9。
[0080]第九门G9可对静态节点ZZ2和反转的时钟信号CKB的电压执行NAND操作。第八门G8可通过对动态节点ZZl的电压和第九门G9的输出执行NAND操作来生成静态节点ZZ2的电压。
[0081]交叉耦合的第八门G8和第九门G9可防止锁存器电路40中的信号竞争。在示例中，在动态节点ZZl的转换期间，第九门G9的输出可根据反转的时钟信号CKB而被转变为第一电平(例如，逻辑高电平)。在该示例中，在静态节点ZZ2的电压具有第二电平(例如，逻辑低电平)的情况下，由于第九门G9的输出具有第一电平(例如，逻辑高电平)，因此不发生反转。因此，第九门G9的输出根据静态节点ZZ2的电压被反转，从而与第九门G9的输出每当时钟信号CK的电平转变时就反转的情况相比降低了功耗半导体电路I的功耗。
[0082]在图5中示出的示例中，提供延迟的时钟信号用于锁存器电路40的同步。在图6中示出的示例中，提供时钟信号CK用于锁存器电路40的同步。然而，示例性实施例不限于图5和图6的示例。
[0083]S卩，还可提供各种类型的时钟信号(例如，图1和图2的XCK)用于锁存器电路40的同步。各种类型的时钟信号可包括但不限于时钟信号CK、反转的时钟信号CKB、读取脉冲P和反转的读取脉冲PB。
[0084]缓冲器电路50对读取电路(10，20)的输出进行缓冲并输出缓冲的读取电路(10，20)的输出。更具体地讲，缓冲器电路50可被提供有通过对读取电路(10，20)的输出进行锁存而获得的锁存器电路40的输出，可缓冲锁存器电路40的输出，并可输出缓冲的锁存器电路40的输出。
[0085]在示例中，缓冲器电路50可包括反相器。在该示例中，静态节点ZZ2的电压可被缓冲器电路50反转，并且反转的静态节点ZZ2的电压可被缓冲器电路50输出。
[0086]现在将参照图2、图3、图7和图8描述根据实施例的半导体电路的操作。
[0087]图7和图8是示出图1中示出的半导体电路的操作的时序图。
[0088]现在将参照图2、图3和图7描述在输入信号D具有数据值I时半导体电路I的操作。参照图2、图3和图7，动态节点ZZl和反馈节点FB在时钟信号CK的上升沿之前通过第一 PMOS晶体管MPl和第三PMOS晶体管MP3被预充电为第一电平(例如，逻辑高电平)。
[0089]响应于时钟信号CK的上升沿，反转的时钟信号CKB被转变为第二电平(例如，逻辑低电平)。当反转的时钟信号CKB被转变为第二电平(例如，逻辑低电平)时，第五门G5的输入变为(0，0)。因此，如标号(I)所示，读取脉冲P被转变为第一电平(例如，逻辑高电平)。
[0090]由于输入信号D具有数据值I,第五NMOS晶体管MN5不被导通。因此,因此如标号
(2)所示，反馈节点FB保持在第一电平(例如，逻辑高电平)。
[0091]由于反馈节点FB被保持在第一电平(例如，逻辑高电平)，因此，第五门G5的输入不改变。因此，在读取脉冲P中不产生下降沿。因此，读取脉冲P被保持在第一电平(例如，逻辑高电平)直到在时钟信号CK中产生下降沿。
[0092]由于输入信号D具有数据值I,因此如标号(3)所不,第一 NMOS晶体管丽I被导通，而动态节点ZZl被转变为第二电平(例如，逻辑低电平)。结果，第三保持电路15中的第四PMOS晶体管MP4和第二保持电路14中的第三NMOS晶体管丽3被导通。因此，反馈节点FB和动态节点ZZl的电压被保持，而不管输入信号D的数据值之后的改变如何。
[0093]现在将参照图2、图3和图8描述当输入信号D具有数据值O时半导体电路I的操作。
[0094]参照图2、图3和图8，动态节点ZZl和反馈节点FB在时钟信号CK的上升沿之前通过第一 PMOS晶体管MPl和第三PMOS晶体管MP3被预充电为第一电平(例如，逻辑高电平)。
[0095]响应于时钟信号CK的上升沿，反转的时钟信号CKB被转变为第二电平(例如，逻辑低电平)，而延迟的时钟信号CKD被转变为第一电平(例如，逻辑高电平)。当反转的时钟信号CKB被转变为第二电平(例如，逻辑低电平)时，第五门G5的输入变为(0，O )。因此，如图标号(I)所示，读取脉冲P被转变为第一电平(例如，逻辑高电平)。
[0096]由于输入信号D具有数据值O,因此第五NMOS晶体管MN5被导通。因此如标号(2)所示，反馈节点FB被转变为第二电平(例如，逻辑低电平)。
[0097]由于反馈节点FB被转变为第二电平(例如，逻辑低电平)，因此如标号(3)所示，读取脉冲P通过被第四门G4和第五门G5延迟“两个门延迟”而被转变为第二电平(例如，逻辑低电平)。换言之，在读取脉冲(P)中产生下降沿。
[0098]由于输入信号D具有数据值O,因此第一 NMOS晶体管丽I不被导通。因此,如标号
(3)所示，动态节点ZZl被保持在第一电平(例如，逻辑高电平)。
[0099]如上所述，当输入信号D具有数据值I时，半导体电路I的数据保持时间变得不那么重要，这是因为反馈节点FB和动态节点ZZl的电压可被保持，而不管输入信号D的数据值之后的改变如何。此外，由于读取脉冲P被保持直到在时钟信号CK中产生下降沿，因此可提高读取输入信号D的数据值的性能，S卩，可写性。在该示例中，如果读取脉冲P在时钟信号CK中产生下降沿之前消失，则可能无法读取输入信号D的数据值。
[0100]可选择地，当输入信号D具有数据值O时，可写性变得不那么重要，这是因为动态节点ZZl通过第一 PMOS晶体管MPl被预充电为第一电平(例如，逻辑高电平)。在该示例中，由于读取脉冲P在时钟信号CK中产生下降沿之前消失，因此数据保持时间减少。
[0101]换言之，当数据保持时间不太重要时，半导体电路I可提高可写性。另一方面，当可写性不太重要时，半导体电路I可通过减少数据保持时间而提高可靠性。
[0102]因此，即使半导体电路I在具有剧烈处理变化的环境中在低电压被驱动时，也可保证高操作可靠性。
[0103]现在将参照图9进一步详细描述半导体电路I的操作。
[0104]图9是示出半导体电路I的影响的示图。更具体地讲，图9是示出通过改变驱动电压从三个半导体电路获得的收益率(yield)测量的曲线图。
[0105]参照图9，(a)和(b)表示通过改变驱动电压从作为根据实施例的半导体电路的以不同方式驱动的半导体电路获得的收益率测量，(c)表示通过改变驱动电压从作为根据实施例的半导体电路的以相同方式驱动的半导体电路获得的收益率测量。
[0106]参照图9，可通过将例如0.3至0.8的预定义常数乘以预定参考电压X来获得每个驱动电压，半导体电路的收益率可被计算为响应于输入到每个半导体电路的特定数据(例如，数据值I)的概率，该数据是与从每个半导体电路输出的特定数据相同的数据。
[0107]如图9中所示，当在例如0.8X或更高的相对高的驱动电压被驱动时，半导体电路
(a)和(b)实现与半导体电路(C)的收益率相似的收益率。然而，随着驱动电压降低，与半导体电路(C)相比，半导体电路(a)和(b)的收益率显著地减少。换言之，具体地讲，半导体电路(b)需要例如大约0.62X的驱动电压来实现99%的收益率，而半导体电路(c)仅需要例如大约0.4X的驱动电压来实现相同的收益率。因此，半导体电路I可具有提高的数据可靠性，并且即使在相对低的驱动电压被驱动时也可可靠地操作。
[0108]现在将参照图10和图11描述根据另一实施例的半导体电路。
[0109]图10是根据另一实施例的半导体电路的框图。图11是图10中示出的半导体电路的详细电路图。
[0110]参照图10和图11，半导体电路2包括读取电路(110，120)和缓冲器电路150。
[0111]在示例中，半导体电路2可以是门控时钟单元电路。然而，示例性实施例不限于门控时钟单元电路。换言之，示例性实施例可应用于除了门控时钟单元电路之外的各种其它半导体电路。
[0112]读取电路(110，120)可被提供有具有第一电平(例如，逻辑高电平)的时钟信号CK，可产生根据使能信号E的数据值而变化的读取脉冲P，并可通过使用读取脉冲P来读取使能信号E的数据值。
[0113]读取电路(110，120)可包括感测放大器110和脉冲发生器120。感测放大器110和脉冲发生器120除了处理使能信号E而非输入信号D之外，其分别与图2中示出的感测放大器10和脉冲发生器20相同。因此，将省略对感测放大器110和脉冲发生器120的详细描述。[0114]缓冲器电路150缓冲读取电路(I 10，120)的输出。在示例中，缓冲器电路150可包括反相器。在该示例中，动态节点ZZl的电压可被缓冲器电路150反转，反转的动态节点ZZl的电压可被输出为使能时钟信号ECK。
[0115]现在将参照图11、图12和图13描述根据另一实施例的半导体电路的操作。
[0116]图12和图13是示出图10中示出的半导体电路的操作的时序图。
[0117]现在将参照图11和图12描述在使能信号E具有数据值I时的半导体电路2的操作。
[0118]参照图11和图12，动态节点ZZl和反馈节点FB在时钟信号CK的上升沿之前通过第一 PMOS晶体管MPl和第三PMOS晶体管MP3被预充电为第一电平(例如，逻辑高电平)。
[0119]响应于时钟信号CK的上升沿，反转的时钟信号CKB被转变为第二电平(例如，逻辑低电平)。当反转的时钟信号CKB被转变为第二电平(例如，逻辑低电平)时，如标号(I)所示，读取脉冲P被转变为第一电平(例如，逻辑高电平)。
[0120]由于使能信号E具有数据值I,因此第五NMOS晶体管丽5不被导通。因此,如标号(2)所示，反馈节点FB被保持在第一电平(例如，逻辑高电平)。
[0121]由于反馈节点FB被保持在第一电平(例如，逻辑高电平)，因此在读取脉冲P中不产生下降沿。因此，读取脉冲P被保持在第一电平(例如，逻辑高电平)直到在时钟信号CK中产生下降沿。
[0122]由于使能信号E具有数据值1，因此第一 NMOS晶体管丽I被导通，动态节点ZZl被转变为第二电平(例如，逻辑低电平)。因此，如标号(3)所示，使能时钟信号ECK被转变为第一电平(例如，逻辑高电平)。
[0123]结果，第三保持电路115中的第四PMOS晶体管MP4和第二保持电路114中的第三NMOS晶体管MN3被导通。因此，反馈节点FB和动态节点ZZl的电压被保持而不管使能信号E的数据值之后的改变如何。
[0124]现在将参照图11和图13描述当使能信号E具有数据值O时的半导体电路2的操作。
[0125]参照图11和图13，动态节点ZZl和反馈节点FB在时钟信号CK的上升沿之前通过第一 PMOS晶体管MPl和第三PMOS晶体管MP3被预充电为第一电平(例如，逻辑高电平)。
[0126]响应于时钟信号CK的上升沿，反转的时钟信号CKB被转变为第二电平(例如，逻辑低电平)，而延迟的时钟信号CKD被转变为第一电平(例如，逻辑高电平)。当反转的时钟信号CKB被转变为第二电平(例如，逻辑低电平)时，如标号(I)所示，读取脉冲P被转变为第一电平(例如，逻辑高电平)。
[0127]由于使能信号E具有数据值0，因此第五NMOS晶体管丽5被导通。因此，如标号
(2)所示，反馈节点FB被转变为第二电平(例如，逻辑低电平)。
[0128]由于反馈节点FB被转变为第二电平(例如，逻辑低电平)，因此如标号(3)所示，读取脉冲P被转变为第二电平(例如，逻辑低电平)。换言之，在读取脉冲(P)中产生下降沿。
[0129]由于使能信号E具有数据值0，因此第一 NMOS晶体管丽I不被导通。因此，动态节点ZZl被保持在第一电平(例如，逻辑高电平)。因此，如标号(3)所示，使能时钟信号ECK被保持在第二电平(例如，逻辑低电平)。
[0130]如上所述，当数据保持时间不重要时，半导体电路2可提高可写性，这是因为读取脉冲P被保持直到在时钟信号CK中产生下降沿。换言之，当可写性不太重要时，半导体电路2可通过减少数据保持时间来提高可靠性，这是因为读取脉冲P在时钟信号CK中产生下降沿之前消失。因此，半导体电路2可即使在具有剧烈的处理变化的环境中在低电平被驱动时也保证高操作可靠性。
[0131]现在将参照图14描述根据本发明的另一实施例的半导体电路。
[0132]图14是根据另一实施例的半导体电路的电路图。可通过集中在与先前实施例的区别上来描述当前实施例。
[0133]参照图2、图11和图14，与半导体电路I或2不同，半导体电路3包括栅极受读取脉冲P控制的单个预充电PMOS晶体管MPl而不是两个PMOS晶体管(即，包括在第一保持电路12或112中并且栅极受时钟信号CK或延迟的时钟信号CKD控制的第二PMOS晶体管MP2、包括在第一晶体管组(MPUNl)并对动态节点ZZl进行预充电的第一 PMOS晶体管MP1)。
[0134]换言之，在半导体电路3中，包括在第一晶体管组(MPUNl)中并对动态节点ZZl进行预充电的预充电PMOS晶体管MPl还用作第一保持电路16。
[0135]半导体电路3可按与半导体电路I或2相同的方式操作。更具体地讲，当输入信号D具有例如数据值I时，在时钟信号CK被保持在第一电平(例如，逻辑高电平)的同时，反馈节点FB和读取脉冲P两者被保持在第一电平(例如，逻辑高电平)。因此，即使在结构上与半导体电路I或2具有差异，半导体电路3可按与半导体电路I或2相同的方式操作。
[0136]当输入信号D具有数据值例如O时，在时钟信号CK被保持在第一电平(例如，逻辑高电平)的同时，反馈节点FB被转变为第二电平(例如，逻辑低电平)。读取脉冲P被转变为第二电平(例如，逻辑低电平)，被延迟例如两个门，并从第一电平(例如，逻辑高电平)被转变为第二电平(例如，逻辑低电平)。因此，即使在结构上与半导体电路I或2具有差异，半导体电路3可按与半导体电路I或2相同的方式操作。
[0137]如图14所示，通过减少包括在感测放大器10中的晶体管的数量，可减小感测放大器10的面积。从而，可实现小型化的半导体器件。
[0138]现在将参照图15描述根据另一实施例的半导体电路。
[0139]图15是根据另一实施例的半导体电路的电路图。可通过集中在与先前实施例的区别上来描述当前实施例。
[0140]参照图15，半导体电路4与半导体电路I或2不同，不同之处在于放电晶体管(SP，图2或图11的第二 NMOS晶体管丽2)被划分为两个晶体管，即，第二 NMOS晶体管丽2和第五NMOS晶体管丽5。
[0141]更具体地讲，参照图2、图11和图15，在半导体电路4中，第一晶体管组(MPUNl)和第二晶体管组(MP3、MN4、丽5)分别连接到不同的放电晶体管，即，第二NMOS晶体管丽2和第五晶体管丽5。在半导体电路I或2中，第一晶体管组(MP1、丽I)和第二晶体管组(MP3、MN4、丽5)共享公共节点CS，并且两者连接到相同的放电晶体管，即，第二 NMOS晶体管丽2。
[0142]根据图15中示出的实施例，可提高半导体电路的工作速度。更具体地讲，在半导体电路I或2中，公共节点CS通过动态节点ZZl或反馈节点FB被一直预充电。因此，用于读取输入信号D的数据值的数据建立时间可增加。另一方面，在半导体电路4中，提供两个分离的放电晶体管(即，第二 NMOS晶体管MN2和第五NMOS晶体管MN5 )，而非单个放电晶体管(即，图2或图11的第二 NMOS晶体管丽2)，并且不提供公共节点CS。因此，用于读取输入信号D的数据值的数据建立时间可减少。
[0143]现在将参照图16和图17描述根据另一实施例的半导体电路。
[0144]图16是根据另一实施例的半导体电路的电路图，图17是示出图16中示出的半导体电路的操作的时序图。
[0145]参照图16，半导体电路5与半导体电路I或2不同，不同之处在于第五NMOS晶体管丽5通过栅极受反转的输入信号DN的数据值控制而连接第四NMOS晶体管MN4和脉冲发生器20，而不是包括在第二晶体管组(MP3、MN4、MN5)中并通过栅极受反转的输入信号DN的数据值控制而连接第四NMOS晶体管和放电晶体管(即，第二 NMOS晶体管MN2)。
[0146]根据图16中示出的实施例，可通过减小在输入信号D具有数据值O时产生的读取脉冲P的脉冲宽度来缩短数据保持时间。
[0147]更具体地讲，如图8中所示，在半导体电路I或2的情况下，读取脉冲P可被保持在第一电平(例如，逻辑高电平)同时通过第四门G4和第五门G5被延迟“两个门延迟”时间。另一方面，参照图17，在半导体电路5的情况下，读取脉冲P被保持在第一电平(例如，逻辑高电平)仅大约“一个门延迟”时间((G4_上升+G5_下降+FB_下降)_(G5_上升))。换言之，可减小读取脉冲P的脉冲宽度。
[0148]在图16中示出的实施例中，与先前的实施例相似，当输入信号D具有数据值O时，动态节点ZZl通过第一 PMOS晶体管MPl被预充电为第一电平(例如，逻辑高电平)。因此，可写性变得不那么重要，而数据保持时间显著地影响半导体电路5的性能。当输入信号具有数据值O时，半导体电路5可通过将读取脉冲P的脉冲宽度从“两个门延迟”时间减少为“一个门延迟”时间来缩短数据保持时间。
[0149]现在将参照图18描述可采用半导体电路I至5的计算系统。
[0150]图18是可采用根据实施例的半导体电路的计算系统的框图。
[0151]参照图18，计算系统501包括中央处理单元(CPU) 500、图形加速端口(AGP)装置510、主存储器600、诸如固态驱动器(SSD)、硬盘驱动器(HDD)等的存贮器540、北桥520、南桥530、键盘控制器560和打印机控制器550。
[0152]在示例中，计算系统501可以是但不限于个人计算机(PC)或膝上型计算机。
[0153]在示例中，CPU500、AGP装置510和主存储器530可连接到北桥520。然而，示例性实施例不限于该示例。北桥520可被包括在CPU500中。
[0154]AGP装置510可以是用于高速渲染3D图形的总线规格，并可包括用于再现监视器图像的视频卡。
[0155]CPU500可执行计算系统101的操作所必需的各种计算，并可执行操作系统(OS)和应用程序。半导体电路I至5中的至少一个可被采用作为CPU500的一部分。
[0156]主存储器600可从存贮器540下载CPU500的操作所必需的数据，并可在其中存储下载的数据。
[0157]存贮器540、键盘控制器560、打印机控制器550和各种外围装置(未示出)可连接到南桥530。
[0158]存贮器540可以是用于存储诸如文件数据的大量数据的装置。在示例中，存贮器540可被实现为但不限于HDD、SSD等。
[0159]存贮器540被示出为连接到南桥530，但是示例性实施例不限于图18中示出的实施例。换言之，存贮器可连接到北桥520或可直接连接到CPU500。
[0160]可实现采用根据实施例的半导体电路的电子系统。
[0161]图19是可采用根据实施例的半导体电路的电子系统的框图。
[0162]参照图19，电子系统900可包括存储系统912、处理器914、随机存取存储器(RAM)916和用户界面918。
[0163]存储系统912、处理器914、RAM916和用户界面917可经由总线920彼此传递数据。
[0164]处理器914可执行程序，并可控制电子系统900。RAM916可用作用于处理器914的操作存储器。处理器914可采用半导体电路I至5中的至少一个。处理器914和RAM916可被封装为单个半导体器件或半导体封装。
[0165]用户界面918可用于输入数据或从电子系统900输出数据。
[0166]存储系统912可存储用于处理器914的操作的代码、由处理器914处理的数据或从外部源输入的数据。存储系统912可包括用于驱动存储系统912的控制器，并还可包括纠错块。纠错块可被配置为通过纠错码(ECC)的方式从存储系统912中存在的数据中检测错误，并纠正检测到的错误。
[0167]存储系统912可被集成为单个半导体器件。存储系统912可被集成为单个半导体器件以形成存储卡。在示例中，存储系统912可被集成为单个半导体器件以形成存储卡，诸如PC存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)(诸如 RS-MMC 或 MMCmicro)、安全数字(SD)卡(诸如 miniSD、microSC 或 SDHC)或通用闪速存储器(UFS)。
[0168]电子系统900可应用于用于各种电子装置的电子控制装置。图20是示出电子系统900的应用的示例的示图。图20示出智能电话1000的示例。如图20中所示,在电子系统900应用于智能电话1000的情况下，半导体电路I至5中的至少一个可被采用作为应用处理器(AP)的一部分。
[0169]电子系统900可被提供为计算机、超移动PC (UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑盒、数码相机、三维电视机、数字音频录制器、数字音频播放器、数字图像录制器、数字图像播放器、数字视频录制器、数字视频播放器、能够在无线环境中发送和接收数据的装置、组成家庭网络的各种电子装置中的一种、组成计算机网络的各种电子装置中的一种、组成远程信息处理网络的各种电子装置中的一种、射频识别(RFID)装置或组成计算系统的各种电子装置中的一种。
[0170]总结详细描述，本领域技术人员将理解，在基本上不脱离示例性实施例的原理的情况下，可对优选实施例做出许多变化和修改。因此，公开的示例性实施例的优选实施例仅用于一般和描述意义而不是用于限制的目的。
【权利要求】
1.一种半导体电路,包括: 脉冲发生器，通过时钟信号的上升沿被使能，并产生根据反馈节点的电压而变化的读取脉冲； 感测放大器，根据使用读取脉冲的输入信号的数据值来产生动态节点的电压和反馈节点的电压。
2.如权利要求1所述的半导体电路，其中，脉冲发生器响应于具有第一电平的反馈节点的电压产生具有第一宽度的读取脉冲，响应于具有与第一电平不同的第二电平的反馈节点的电压产生具有与第一宽度不同的第二宽度的读取脉冲。
3.如权利要求2所述的半导体电路，其中，第一电平为逻辑高电平，第二电平为逻辑低电平，第一宽度大于第二宽度。
4.如权利要求1所述的半导体电路，其中，感测放大器包括: 第一晶体管组，被构造为根据输入信号的数据值产生动态节点的电压； 第二晶体管组，被构造为根据输入信号的数据值产生反馈节点的电压， 其中，在包括在第一晶体管组中的至少一个晶体管的尺寸方面，第一晶体管组与第二晶体管组不同。
5.如权利要求4所述的半导体电路，其中，所述第一晶体管组中的至少一个晶体管的尺寸大于第二晶体管组中的至少一个晶体管的尺寸。
6.如权利要求1所述的半导体电路，其中，感测放大器包括: 第一晶体管组，被构造为根据输入信号的数据值产生动态节点的电压； 第二晶体管组，被构造为根据输入信号的数据值产生反馈节点的电压， 其中，在包括在第一晶体管组中的晶体管的数量方面，第一晶体管组与第二晶体管组不同。
7.如权利要求6所述的半导体电路，其中，第一晶体管组包括两个晶体管，第二晶体管组包括三个晶体管。
8.如权利要求1所述的半导体电路，其中，在时钟信号的上升沿之后，读取脉冲被延迟预定时间量。
9.如权利要求1所述的半导体电路，其中，读取脉冲被延迟包括在脉冲发生器中的两个门。
10.一种半导体电路,包括: 读取电路，被提供有第一电平的时钟信号，产生根据输入信号的数据值而变化的读取脉冲，并使用读取脉冲读取输入信号的数据值； 缓冲器电路，对从读取电路输出的信号进行缓冲并输出缓冲的输出信号。
11.如权利要求10所述的半导体电路，其中，读取电路响应于具有第一数据值的输入信号而产生具有第一宽度的读取脉冲，并响应于具有与第一数据值不同的第二数据值的输入信号而产生具有与第一宽度不同的第二宽度的读取脉冲。
12.如权利要求11所述的半导体电路，其中，第一数据值为1，第二数据值为0，并且第一宽度大于第二宽度。
13.如权利要求10所述的半导体电路，其中，时钟信号为逻辑高电平。
14.如权利要求10所述的半导体电路，其中，读取电路包括:感测放大器，被提供有时钟信号和输入信号，并根据输入信号的数据值产生动态节点的电压和反馈节点的电压，使得动态节点和反馈节点的每个电压具有不同的电平； 脉冲发生器，产生具有根据反馈节点的电压而变化的脉冲宽度的读取脉冲。
15.如权利要求10所述的半导体电路，其中，缓冲器电路包括反相器。
16.如权利要求10所述的半导体电路，还包括: 锁存器电路，对由读取电路读取的输入信号的数据值进行锁存。
17.如权利要求16所述的半导体电路，其中，锁存器电路包括伪静态锁存器。
18.如权利要求16所述的半导体电路，其中，锁存器电路包括彼此交叉耦合的第一与非NAND门和第二 NAND门。
19.如权利要求16所述的半导体电路，其中，半导体电路为触发器电路。
20.如权利要求10所述的半导体电路，其中，输入信号为使能信号，缓冲的输出信号为使能时钟信号。
21.如权利要求20所述的半导体电路，其中，半导体电路为门控时钟单元电路。
22.—种半导体电路,包括: 脉冲发生器，产生根 据反馈节点的电压而变化的读取脉冲； 第一晶体管组，根据输入信号的数据值产生动态节点的电压，使得动态节点具有不同的电平； 第二晶体管组，根据输入信号的数据值产生反馈节点的电压，使得反馈节点具有不同的电平； 放电晶体管，被构造为通过栅极受读取脉冲控制而将动态节点的电压和反馈节点的电压下拉。
23.如权利要求22所述的半导体电路，还包括: 第一保持电路，将动态节点的电压保持在逻辑高电平； 第二保持电路，将动态节点的电压保持在逻辑低电平； 第三保持电路，将反馈节点的电压保持在逻辑高电平； 第四保持电路，将反馈电路的电压保持在逻辑低电平。
24.如权利要求23所述的半导体电路，其中，脉冲发生器包括第四保持电路。
25.如权利要求23所述的半导体电路，其中，第一晶体管组中的预充电晶体管为第一保持电路，预充电晶体管对动态节点进行预充电。
26.如权利要求22所述的半导体电路，其中，第一晶体管组、第二晶体管组和放电晶体管连接到公共节点。
27.如权利要求22所述的半导体电路，其中，放电晶体管包括第一放电晶体管和第二放电晶体管，第一放电晶体管与第二放电晶体管分离， 其中，第一晶体管组连接到第一放电晶体管，第二晶体管组连接到第二放电晶体管。
28.—种半导体电路,包括: 脉冲发生器，通过时钟信号的上升沿被使能，并产生根据反馈节点的电压而变化的读取脉冲； 感测放大器，根据使用读取脉冲的使能信号的数据值来产生动态节点的电压和反馈节点的电压。
29.如权利要求28所述的半导体电路，其中，当使能信号的数据值为I时，读取脉冲被保持直到在时钟信号中产生下降沿。
30.如权利要求28所述的半导体电路，其中，当使能信号的数据值为O时，读取脉冲在时钟信号中产生下降沿 之前消失。
【文档编号】H03K19/0185GK104038205SQ201410077529
【公开日】2014年9月10日 申请日期:2014年3月4日 优先权日:2013年3月4日
【发明者】拉赫·辛哈, 金珉修 申请人:三星电子株式会社