触发器的制造方法

触发器的制造方法
【专利摘要】本发明涉及一种触发器，接收低摆幅时钟信号，其中，触发器包含：第一NMOS晶体管、第一锁存电路、第二NMOS晶体管、第二锁存电路以及第一输入电路。第一锁存电路，将数据信号反向以产生已反向的数据信号至第二节点。第二锁存电路，将已反向的数据信号反向以产生输出信号至第四节点。所述第一输入电路包含：第七NMOS晶体管，具有耦接于所述第四节点的漏极，以及具有耦接于所述第二节点的栅极；以及第八NMOS晶体管，耦接于所述第七NMOS晶体管的源极以及地电压之间，具有耦接于所述低摆幅时钟信号的栅极。本发明所提供的触发器，可以接收低摆幅时钟信号，降低由时钟信号的振荡而导致的电力消耗，并能加快信号产生速度。
【专利说明】触发器
[0001] 相关申请
[0002] 本发明为在2011年4月11日提出的申请号为2011100893794、发明创造名称为 "触发器"的中国专利的相关分案。

【技术领域】
[0003] 本发明有关于触发器（flip-flop)，特别是关于接收低摆幅（swing)时钟信号的 触发器。

【背景技术】
[0004] 触发器是具有两个稳定状态的电路，其可被用于储存状态消息。触发器的两个稳 定状态分别表示为值"〇"以及"1"。触发器通常由时钟信号控制。根据输入信号的值，时钟 在转变（transition)时会导致触发器改变或保持其输出信号。某些触发器于时钟信号的 上升边缘改变输出，另外一些触发器于时钟信号的下降边缘改变输出。
[0005] 请参考图1，图1为传统触发器200的电路图。传统触发器200可包含反向器231， 232,233,及234,传递门电路（passing gate circuit)202及206,以及锁存电路204及208。 高摆幅时钟信号CK'反馈至反向器251。反向器251将高摆幅时钟信号CK'反向以产生已 反向的时钟信号CKB'（以下简称为：反向时钟信号CKB'），且反向器253接着将反向时钟 信号CKB'反向以产生时钟信号CK1'。
[0006] 锁存电路204包括两个反向器213、214、以及包含P型金属氧化物半导体 (P-Metallic Oxide Semiconductor,以下简称为PM0S)晶体管215以及N型金属氧化物 半导体（N-Metallic Oxide Semiconductor,以下简称为NM0S)晶体管216的传输门电路 (transmission gate)。锁存电路208包括两个反向器223、224、以及包含PM0S晶体管225 以及NM0S晶体管226的门电路。反向器231将数据信号反向以产生已反向的数据信号。当 时钟信号CK1'位于逻辑低电平以及反向时钟信号CKB'位于逻辑高电平时，传递门电路202 传递已反向的数据信号至锁存电路204的节点217,包括晶体管215以及216的传输门电路 切断锁存电路204的反馈路径，传递门电路206关闭，且包括晶体管225以及226的传输门 电路保持或建立锁存电路208的反馈路径。接着，锁存电路204从节点217接收已反向的 数据信号，并反向该反向的数据信号以于节点218产生数据信号。当反向时钟信号CKB'位 于逻辑低电平且时钟信号CK1'位于逻辑高电平，传递门电路202关闭，包括晶体管215以 及216的传输门电路保持或建立锁存电路204的反馈路径，传递门电路206将节点218的 数据信号传递至锁存电路208的节点227,且包括晶体管225以及226的传输门电路切断锁 存电路208的反馈路径。锁存电路208从节点227接收数据信号，且反向该数据信号以于 节点228产生一已反向的数据信号。接着，反向器232反向该已反向的数据信号以于输出 节点Q产生一数据信号，且反向器233以及234将该已反向的数据信号传递至一反向输出 节点(inverted output node)QB〇
[0007] 时钟信号的振荡会导致电力消耗。如果电路的时钟信号以低摆幅电压振荡，则电 路的电力消耗会降低很多。因为便携设备的总电量是有限的，因此，减少便携设备的电力消 耗是非常重要的。因此，用于具有有限电量的电路中的时钟信号应被设计为具有低摆幅电 平，以减少电力消耗。但是，传统的触发器200并不能直接接收低摆幅时钟信号。传递门电 路202以及206分别包含PMOS晶体管211以及221，PMOS晶体管211具有耦接于时钟信号 CK1'的栅极，PMOS晶体管221具有耦接于反向时钟信号CKB'的栅极；且锁存电路204以及 208也分别包含PMOS晶体管215以及225, PMOS晶体管215具有耦接于反向时钟信号CKB' 的栅极，PMOS晶体管225具有耦接于时钟信号CK1'的栅极。如果时钟信号CK1'以及反向 时钟信号CKB'均为低摆幅时钟信号，PMOS晶体管211，215, 221，以及225不能由时钟信号 的低电压完全关闭。因此，传统的触发器200于低摆幅时钟信号下不能正常运行。因此，于 低摆幅时钟信号被反馈至传统触发器之前，低摆幅时钟信号的电压电平必须经由低至高电 平转换器（l〇w-t〇-high level shifter)放大。电平转换器会增加电路的制造成本。如果 用于电路中的新的触发器可以接收低摆幅时钟信号，则可以不使用低至高电平转换器以降 低电路的制造成本。因此，需要一种能够接收低摆幅时钟信号的新的触发器。


【发明内容】

[0008] 为了减少便携设备的电力消耗并且降低电路的制造成本，本发明提供了一种触发 器，其能够接收低摆幅时钟信号。
[0009] 本发明提供一种触发器，接收低摆幅时钟信号，其中，所述低摆幅时钟信号被反向 以得到反向低摆幅时钟信号，所述触发器包含：第一 NM0S晶体管，耦接于接收节点以及第 一节点之间，具有耦接于所述反向低摆幅时钟信号的栅极，以及当所述反向低摆幅时钟信 号位于逻辑高电平时，将来自所述接收节点的数据信号传递至所述第一节点；第一锁存电 路，耦接于所述第一节点以及第二节点之间，将所述数据信号反向以产生已反向的数据信 号至所述第二节点；第二NM0S晶体管，耦接于所述第二节点以及第三节点之间，具有耦接 于所述低摆幅时钟信号的栅极，以及当所述低摆幅时钟信号位于所述逻辑高电平时，将来 自所述第二节点的所述已反向的数据信号传递至所述第三节点；以及第二锁存电路，耦接 于所述第三节点以及第四节点之间，将所述已反向的数据信号反向以产生输出信号至所述 第四节点；其中，所述触发器进一步包含第一输入电路，耦接于所述第二节点以及所述第四 节点之间，所述第一输入电路包含：第七NM0S晶体管，具有耦接于所述第四节点的漏极，以 及具有耦接于所述第二节点的栅极；以及第八NM0S晶体管，耦接于所述第七NM0S晶体管的 源极以及地电压之间，具有耦接于所述低摆幅时钟信号的栅极。
[0010] 本发明另提供一种触发器，接收低摆幅时钟信号，其中，所述低摆幅时钟信号被反 向以得到反向低摆幅时钟信号，所述触发器包含：第一 NM0S晶体管，耦接于接收节点以及 第一节点之间，具有耦接于所述反向低摆幅时钟信号的栅极，以及当所述反向低摆幅时钟 信号位于逻辑高电平时，将来自所述接收节点的数据信号传递至所述第一节点；第一锁存 电路，耦接于所述第一节点以及第二节点之间，将所述数据信号反向以产生已反向的数据 信号至所述第二节点；第二NM0S晶体管，耦接于所述第二节点以及第三节点之间，具有耦 接于所述低摆幅时钟信号的栅极，以及当所述低摆幅时钟信号位于所述逻辑高电平时，将 来自所述第二节点的所述已反向的数据信号传递至所述第三节点；以及第二锁存电路，耦 接于所述第三节点以及第四节点之间，将所述已反向的数据信号反向以产生输出信号至所 述第四节点；其中，所述触发器进一步包含第一输入电路，耦接于所述第一节点以及所述第 四节点之间，包含：第三PMOS晶体管，具有耦接于所述第四节点的源极，以及具有耦接于所 述第一节点的栅极；以及第八NMOS晶体管，耦接于所述第三PMOS晶体管的漏极以及地电压 之间，具有耦接于所述低摆幅时钟信号的栅极。
[0011] 本发明所提供的触发器，可以接收低摆幅时钟信号，降低由时钟信号的振荡而导 致的电力消耗，并能加快信号产生速度。

【专利附图】

【附图说明】
[0012] 图1是传统触发器200的电路图。
[0013] 图2是本发明一实施例的包含多个可以接收低摆幅时钟信号的触发器的电路300 的示意图。
[0014] 图3是本发明另一实施例的可以接收低摆幅时钟信号的触发器400的电路图。
[0015] 图4是本发明另一实施例的可以接收低摆幅时钟信号的触发器410的电路图。
[0016] 图5A是本发明另一实施例的包括一个可加快信号产生速度的输入电路540的触 发器500的电路图。
[0017] 图5B是本发明另一实施例的包括一个可加快信号产生速度的输入电路540'的触 发器510的电路图。
[0018] 图5C是本发明一实施例的包括两个可加快信号产生速度的输入电路540以及550 的触发器520的电路图。
[0019] 图是本发明另一实施例的包括两个可加快信号产生速度的输入电路540以及 550'的触发器530的电路图。
[0020] 图5E是本发明另一实施例的包括两个输入电路的触发器560的电路图。
[0021] 图5F是本发明另一实施例的包括两个输入电路的触发器570的电路图。
[0022] 图5G是本发明另一实施例的包括两个输入电路的触发器580的电路图。
[0023] 图5H是本发明另一实施例的包括两个输入电路的触发器590的电路图。
[0024] 图6是本发明另一实施例的接收复位信号的触发器600的电路图。
[0025] 图7是本发明另一实施例的接收设置信号的触发器700的电路图。
[0026] 图8是本发明另一实施例的接收复位信号以及设置信号的触发器800的电路图。

【具体实施方式】
[0027] 请参考图2,图2为本发明一实施例的包含多个可以接收低摆幅时钟信号的触发 器的电路300的示意图。电路300包括低摆幅时钟缓冲器311，312,313以及314,低摆幅门 电路324以及325,以及高至低电平转换器321，322以及323。另外，电路300包括三个可 以接收低摆幅时钟信号的触发器331，332以及333。由根部产生的源时钟信号C0的电压电 平可以由高至低电平转换器321降低以产生低摆幅时钟信号C1。接着，低摆幅时钟信号C1 被发送到低摆幅时钟缓冲器311，312以及313以产生低摆幅时钟信号C2，C3以及C4。因为 触发器331，332及333可以接收低摆幅时钟信号，接着，低摆幅时钟信号C2, C3以及C4可 以不经任何低至高电平转换器的干预，分别被传输到触发器331，332及333。与传统的电路 相比，电路300不需要低至高电平转换器将低摆幅时钟信号转换为高摆幅时钟信号也可以 正常运行；因此，电路300的制造成本将会降低。在某些实施例中，高至低电平转换器321， 322以及323可以由缓冲器替换。
[0028] 请参考图3,图3为本发明另一实施例的可以接收低摆幅时钟信号的触发器400的 电路图。低摆幅时钟信号CK振荡并且可以被反向器431反向以产生一反向低摆幅时钟信号 CKB，且反向器433接着将反向低摆幅时钟信号CKB反向以产生时钟信号CK1。触发器400 可包含反向器401，403,405以及407,传递门电路402及406,以及锁存电路404及408。在 某些实施例中，反向器401，403,405以及407可以被省略。反向器401耦接于输入节点以 及接收节点409之间，从输入节点接收输入信号D，并反向该输入信号D以产生数据信号至 接收节点409。根据本实施例，传递门电路402为NM0S晶体管，耦接于接收节点409以及节 点415之间，且具有耦接于反向低摆幅时钟信号CKB的栅极。当反向低摆幅时钟信号CKB 为逻辑高电平，传递门电路402 (NM0S晶体管）将数据信号由接收节点409传递至节点415。 锁存电路404耦接于节点415以及节点416之间，从节点415接收数据信号，并反向该数据 信号以产生一已反向的数据信号至节点416。根据本实施例，传递门电路406为NM0S晶体 管，耦接于节点416以及节点425之间，且具有耦接于低摆幅时钟信号CK的栅极。当低摆 幅时钟信号CK位于逻辑高电平，传递门电路406 (NM0S晶体管）将已反向的数据信号由节 点416传递到节点425。锁存电路408耦接于节点425以及节点426之间，从节点425接收 已反向的数据信号，且反向该已反向的数据信号以产生一输出信号至节点426。反向器403 耦接于节点426以及输出节点Q之间，接着，反向来自节点426的输出信号以产生一已反向 的输出信号至输出节点Q。反向器405以及407串联耦接于节点426以及反向输出节点QB 之间，从节点426接收输出信号以产生最终输出信号至反向输出节点QB。
[0029] 在一实施例中，锁存电路404包括：PM0S晶体管411，反向器414,以及两个NM0S晶 体管412以及413。反向器414耦接于节点415以及416之间，将节点415的数据信号反 向以产生一已反向的数据信号至节点416。PM0S晶体管411耦接于电压源DVDD以及节点 415之间，且PM0S晶体管411的栅极耦接于节点416。当节点416的电压位于逻辑低电平， PM0S晶体管411被开启以将节点415的电压提升至电压源DVDD的电平。NM0S晶体管412 的漏极耦接于节点415,栅极耦接于节点416。NM0S晶体管413耦接于NM0S晶体管412的 源极以及地电压DVSS之间，且NM0S晶体管413的栅极耦接于低摆幅时钟信号CK。当低摆 幅时钟信号CK位于逻辑高电平，且节点416的电压位于逻辑高电平，NM0S晶体管412以及 413均开启以将节点415的电压降低至地电压DVSS的电平。
[0030] 在一实施例中，锁存电路408包括PM0S晶体管421，反向器424,以及两个NM0S晶 体管422以及423。反向器424耦接于节点425以及426之间，反向来自节点425的已反 向的数据信号以产生输出信号至节点426。PM0S晶体管421耦接于电压源DVDD以及节点 425之间，且PM0S晶体管421的栅极耦接于节点426。当节点426的电压位于逻辑低电平， PM0S晶体管421开启，以将节点425的电压提升至电压源DVDD的电平。NM0S晶体管422 的漏极耦接于节点425,且栅极耦接于节点426。NM0S晶体管423耦接于NM0S晶体管422 的源极以及地电压DVSS之间，且NM0S晶体管423的栅极耦接于反向低摆幅时钟信号CKB。 当低摆幅时钟信号CKB位于逻辑高电平，且节点426的电压位于逻辑高电平，则NM0S晶体 管422以及423均开启以将节点425的电压降低至地电压DVSS的电平。
[0031] 当有一个新的输入信号D被输入，反向低摆幅时钟信号CKB可以位于逻辑高电平 且低摆幅时钟信号CK可以位于逻辑低电平。接着，传递门电路402将来自接收节点409的 数据信号传递至锁存电路404的节点415, NMOS晶体管413切断锁存电路404的反馈路径， 传递门电路406关闭，且NMOS晶体管423保持或建立锁存电路408的反馈路径。接着，锁 存电路404从节点415接收数据信号，且反向该数据信号以产生已反向的数据信号至节点 416。因为传递门电路406关闭，因此，锁存电路408将锁存上一阶段的已反向的数据信号， 而不是接收对应于新的输入信号D的已反向的数据信号。因此，输出节点Q的已反向的输 出信号的值将等于上一个输入信号的值，而不是新的输入信号D的值。
[0032] 接下来，反向低摆幅时钟信号CKB可以改变为位于逻辑低电平，且低摆幅时钟信 号CK可以位于逻辑高电平。接着，传递门电路402关闭，NM0S晶体管413保持或建立锁存 电路404的反馈路径，传递门电路406将已反向的数据信号由节点416传递至锁存电路408 的节点425,且NM0S晶体管423切断锁存电路408的反馈路径。接着，锁存电路408反向该 已反向的数据信号以产生输出信号至节点426。接着，反向器403将来自节点426的输出信 号反向以产生已反向的输出信号至输出节点Q，且此刻的输出节点Q的已反向的输出信号 的值等于新的输入信号D的值。
[0033] 如图1所示的传统触发器200的电路仅能运行于具有正常摆幅电平的时钟信号 CK1'以及CKB'下。如果时钟信号CK1'以及CKB'的摆幅电平降低至低电平，则当时钟信号 CK1'以及CKB'振荡至具有低电平的峰值时，传递门电路202以及206的PM0S晶体管211 以及221并不能被完全关闭，因此，传递门电路202以及206于低摆幅时钟信号CK1以及 CKB下不能正常运行。类似的，如果时钟信号CK1'以及CKB'的摆幅电平降低至低电平，则 当时钟信号CK1'以及CKB'振荡至具有低电平的峰值时，锁存电路204以及208的PM0S晶 体管215以及225并不能被完全关闭，因此，锁存电路204以及208于低摆幅时钟信号CK1 以及CKB下不能正常运行。相反的，如图3所示的触发器400的电路可以正常运行于具有 低摆幅电平的时钟信号CKB以及CK下。因为传递门电路402以及406仅包含NM0S晶体管 402以及406,而不包含PM0S晶体管，当低摆幅时钟信号CKB以及CK振荡至具有低电平的 峰值时，NM0S晶体管402以及406可以完全关闭，因此，传递门电路402以及406于低摆幅 时钟信号CK以及CKB下可以正常运行。另外，与传统触发器200的锁存电路204及208不 同的是，因为本发明的锁存电路404以及408并不包含由低摆幅时钟信号CK以及CKB控制 的PM0S晶体管，因此，锁存电路404以及408可以根据低摆幅时钟信号CK以及CKB正常运 行。因此，本发明所提供的触发器400可以根据低摆幅时钟信号CK以及CKB正常运行。
[0034] 请参考图4,图4为本发明另一实施例的可以接收低摆幅时钟信号的触发器410 的电路图。图4所示的触发器410包括与图3所示的触发器400相似的电路元件。触发器 410以及400中相似的电路元件具有相同的附图标记。图4所示的触发器410以及图3所 示的触发器400的不同之处在于锁存电路404'以及408'。如图4所示的锁存电路404'包 括两个NM0S晶体管412'以及413'，其中NM0S晶体管412'的栅极耦接于低摆幅时钟信号 CK，而不是节点416,且NM0S晶体管413'的栅极耦接于节点416,而不是低摆幅时钟信号 CK。然而，图4所示的锁存电路404'与图3所示的锁存电路404具有相似的功能。如图4 所示的锁存电路408'包括两个NM0S晶体管422'以及423'，其中，NM0S晶体管422'的栅 极耦接于反向低摆幅时钟信号CKB，而不是节点426,且NM0S晶体管423'的栅极耦接于节 点426,而不是反向低摆幅时钟信号CKB。然而，图4所示的锁存电路408'与图3所示的锁 存电路408具有相似的功能。
[0035] 请参考图5A，图5A为本发明一实施例的包括一个可加快信号产生速度（signal generation speed)的输入电路540的触发器500的电路图。低摆幅时钟信号CK振荡并且 可以被反向器531反向以产生一反向低摆幅时钟信号CKB，且反向器533接着将反向低摆幅 时钟信号CKB反向以产生时钟信号CK1。与图3所示的触发器400相似，触发器500是由低 摆幅时钟信号CK以及CKB控制。触发器500可包括反向器501，503, 505,以及507,两个传 递门电路502以及506,以及两个锁存电路504以及508,其中，触发器500中的PM0S晶体 管511以及521、反向器514以及524、以及节点525与触发器400中的PM0S晶体管411以 及421、反向器414以及424、以及节点425相似。在某些实施例中，反向器501，503, 505,以 及507可以被省略。触发器500进一步包括输入电路540,输入电路540用于使能锁存电路 508以于节点526加速产生输出信号。输入电路540耦接于节点516以及节点526之间，其 包括两个NM0S晶体管541以及542。NM0S晶体管541的栅极耦接于节点516,漏极耦接于 节点526。NM0S晶体管542耦接于NM0S晶体管541的源极以及地电压DVSS之间，且NM0S 晶体管542的栅极耦接于低摆幅时钟信号CK。当节点516以及低摆幅时钟信号CK的电压 均位于逻辑高电平时，NM0S晶体管541以及542被开启以将节点526的电压降低至地电压 DVSS，从而加速产生输出信号至节点526。在某些实施例中，NM0S晶体管541以及542的位 置可以被互换，且NM0S晶体管541的栅极仍然耦接于节点516,且NM0S晶体管542的栅极 仍然耦接于低摆幅时钟信号CK。
[0036] 请参考图5B，图5B为本发明另一实施例的包括一个可加快信号产生速度的输入 电路540'的触发器510的电路图。触发器510具有与图5A所示的触发器500相类似的电 路结构。触发器500以及触发器510中相似的电路元件具有相同的附图标记。触发器510 以及触发器500的不同之处在于输入电路540'与图5A的输入电路540不同，其中，输入电 路540'使能锁存电路508以加速产生输出信号至节点526。输入电路540'耦接于节点515 以及节点526之间，且包含PM0S晶体管54Γ以及NM0S晶体管542'。PM0S晶体管54Γ的 栅极耦接于节点515,源极耦接于节点526。NM0S晶体管542'耦接于PM0S晶体管54Γ的 漏极以及地电压DVSS之间，且NM0S晶体管542'的栅极耦接于低摆幅时钟信号CK。当节点 515的电压位于逻辑低电平，且低摆幅时钟信号CK位于逻辑高电平，PM0S晶体管54Γ以及 NM0S晶体管542'皆被开启以将节点526的电压降低至地电压DVSS，从而加速产生输出信 号至节点526。因此，图5A所示的输入电路540的NM0S晶体管541可以由图5B所示的输 入电路540'的PM0S晶体管54Γ来替代。在某些实施例中，晶体管54Γ以及542'的位置 可以互换，且PM0S晶体管54Γ的栅极仍然耦接于节点515,以及NM0S晶体管542'的栅极 仍然耦接于低摆幅时钟信号CK。
[0037] 请参考图5C，图5C为本发明一实施例的包括两个可加快信号产生速度的输入电 路540以及550的触发器520的电路图。触发器520具有与图5A所示的触发器500相似 的电路结构。触发器500以及触发器520中相似的电路元件具有相同的附图标记。触发器 520以及触发器500的不同之处在于输入电路550,输入电路550使能锁存电路504以加速 产生已反向的数据信号至节点516。输入电路550耦接于节点509以及节点516之间，且包 括两个NM0S晶体管551以及552。NM0S晶体管551的栅极耦接于节点509,漏极耦接于节 点516。NM0S晶体管552耦接于NM0S晶体管551的源极以及地电压DVSS之间，且NM0S晶 体管552的栅极耦接于反向低摆幅时钟信号CKB。当节点509的电压以及反向低摆幅时钟 信号CKB均位于逻辑高电平，NMOS晶体管551以及552均开启以将节点516的电压降低至 地电压DVSS，从而加速产生已反向的数据信号至节点516。在某些实施例中，NMOS晶体管 541以及542的位置可以互换，且NMOS晶体管541的栅极仍然耦接于节点516, NMOS晶体 管542的栅极仍然耦接于低摆幅时钟信号CK。在某些实施例中，NMOS晶体管551以及552 的位置可以互换，且NMOS晶体管551的栅极仍然耦接于节点509, NMOS晶体管552的栅极 仍然耦接于反向低摆幅时钟信号CKB。
[0038] 请参考图图?为本发明另一实施例的包括两个可加快信号产生速度的输入 电路540以及550'的触发器530的电路图。触发器530具有与图5A所示的触发器500相 似的电路结构。触发器500以及触发器530中相似的电路元件具有相同的附图标记。触发 器530以及触发器500的不同之处在于输入电路550'，输入电路550'使能锁存电路504以 加速产生已反向的数据信号至节点516。输入电路550'耦接于节点519以及节点516之 间，且包括PM0S晶体管55Γ以及NM0S晶体管552'。PM0S晶体管55Γ的栅极耦接于节点 519,源极耦接于节点516。NM0S晶体管552'耦接于PM0S晶体管55Γ的漏极以及地电压 DVSS之间，且NM0S晶体管552'的栅极耦接于反向低摆幅时钟信号CKB。当节点519的电压 位于逻辑低电平且反向低摆幅时钟信号CKB位于逻辑高电平，PM0S晶体管55Γ以及NM0S 晶体管552'均开启以将节点516的电压降低至地电压DVSS，从而加速产生输出信号至节点 516。因此，图5C所示的输入电路550的NM0S晶体管551可以被替换为图?所示的输入 电路550'的PM0S晶体管55Γ。在某些实施例中，NM0S晶体管541以及542的位置可以互 换，且NM0S晶体管541的栅极仍然耦接于节点516,以及NM0S晶体管542的栅极仍然耦接 于低摆幅时钟信号CK。在某些实施例中，晶体管55Γ以及552'的位置可以互换，且PM0S 晶体管55Γ的栅极仍然耦接于节点519,以及NM0S晶体管552'的栅极仍然耦接反向低摆 幅时钟信号CKB。
[0039] 图5E为本发明另一实施例的包括两个输入电路的触发器560的电路图。图5F为 本发明另一实施例的包括两个输入电路的触发器570的电路图。除了触发器520的输入 电路540被替换为图5B的输入电路540'外，图5E所示的触发器560具有与图5C所示的 触发器520相似的电路结构。除了触发器530的输入电路540被替换为图5B的输入电路 540'，图5F所示的触发器570具有与图?所示的触发器530相似的电路结构。在某些实 施例中，晶体管54Γ以及542'的位置可以互换，且PM0S晶体管54Γ的栅极仍然耦接于节 点515,以及NM0S晶体管542'的栅极仍然耦接于低摆幅时钟信号CK。在某些实施例中，图 5E中的NM0S晶体管551以及552的位置可以互换，且NM0S晶体管551的栅极仍然耦接于 节点509,以及NM0S晶体管552的栅极仍然耦接于反向低摆幅时钟信号CKB。在某些实施 例中，图5F中的晶体管55Γ以及552'的位置可以互换，且PM0S晶体管55Γ的栅极仍然 耦接于节点519,以及NM0S晶体管552'的栅极仍然耦接于反向低摆幅时钟信号CKB。
[0040] 图5G为本发明另一实施例的包括两个输入电路的触发器580的电路图。图5H为 本发明另一实施例的包括两个输入电路的触发器590的电路图。除了触发器570的输入 电路550'以及540'分别被替换为图5G的输入电路582以及584外，图5G所示的触发器 580具有与图5F所示的触发器570相似的电路结构。输入电路582包括NM0S晶体管586。 NM0S晶体管586耦接于输入节点519以及节点516之间，且NM0S晶体管586的栅极耦接 于反向低摆幅时钟信号CKB。当反向低摆幅时钟信号CKB位于逻辑高电平时，NMOS晶体管 586被开启以耦接于节点519与节点516,从而加速节点519以及516之间的信号传输。输 入电路584包括NM0S晶体管588。NM0S晶体管588耦接于节点515以及节点526之间，且 NM0S晶体管588的栅极耦接于低摆幅时钟信号CK。当低摆幅时钟信号CK位于逻辑高电平， NM0S晶体管588被开启以耦接于节点515与节点526,从而加速节点515以及526之间的 信号传输。除了图5G所示的触发器580的输入电路582及584的NM0S晶体管586及588 分别被替换为图5H的输入电路582'及584'的PM0S晶体管586'及588'外，图5H所示的 触发器590具有与图5G所示的触发器580相似的电路结构。当低摆幅时钟信号CK位于逻 辑低电平，PM0S晶体管586'被开启以耦接于节点519与节点516,从而加速节点519以及 516之间的信号传输。当反向低摆幅时钟信号CKB位于逻辑低电平，PM0S晶体管588'被开 启以耦接于节点515与节点526,从而加速节点515以及526之间的信号传输。
[0041] 在某些实施例中，图5A至图5H所示的锁存电路504中的NM0S晶体管512以及 513可以被替换为图4所示的锁存电路404'中的NM0S晶体管412'以及413'。且图5A至 图5H所示的锁存电路508中的NM0S晶体管522以及523可以被替换为图4所示的锁存电 路408'中的NM0S晶体管422'以及423'。
[0042] 请参考图6,图6为本发明另一实施例的接收复位信号（reset bar signal)的触 发器600的电路图。触发器600具有与图5G所示的触发器580相似的电路结构以及电路 功能。低摆幅时钟信号CK振荡并且可以被反向器631反向以产生一反向低摆幅时钟信号 CKB，且反向器633接着将反向低摆幅时钟信号CKB反向以产生时钟信号CK1。在一实施例 中，触发器600包括：反向器601，603,605,以及607,两个传递门电路602以及606,以及两 个锁存电路604以及608。在某些实施例中，反向器601，603,605,以及607可以被省略。 当复位信号RB位于逻辑低电平时，复位信号RB被用于将输出节点Q的输出电压复位至逻 辑低电压。根据本实施例，传递门电路602为NM0S晶体管，其耦接于接收节点609以及节 点615之间，具有一耦接于反向低摆幅时钟信号CKB的栅极。传递门电路602接收来自接 收节点609的数据信号，并于反向低摆幅时钟信号CKB位于逻辑高电平时，将来自接收节点 609的数据信号传递至节点615。当反向低摆幅时钟信号CKB位于逻辑高电平时，传递门电 路602 (NM0S晶体管）被开启以将来自接收节点609的数据信号传递至节点615。锁存电 路604耦接于节点615以及节点616之间，当复位信号RB位于逻辑高电平时，接收来自节 点615的数据信号，并将此数据信号反向以产生已处理的数据信号至节点616。根据本实施 例，传递门电路606为NM0S晶体管，耦接于节点616以及节点625之间，具有耦接于低摆幅 时钟信号CK的栅极，并于低摆幅时钟信号CK位于逻辑高电平时，将来自节点616的已处理 的数据信号传递至节点625。当低摆幅时钟信号CK位于逻辑高电平，传递门电路606 (NM0S 晶体管）被开启以将来自节点616的已处理的数据信号传递至节点625。锁存电路608耦 接于节点625以及节点626之间，从节点625接收已处理的数据信号，并于复位信号RB位于 逻辑高电平时，将已处理的数据信号反向以产生一输出信号至节点626,且于复位信号RB 位于逻辑低电平时，产生一逻辑高电压至节点626。当复位信号RB位于逻辑低电平时，锁存 电路608产生一逻辑高电压以作为节点626上的输出信号，且反向器603将节点626上的 逻辑高电压反向以产生一逻辑低电压至输出节点Q。
[0043] 锁存电路608具有与图5G所示的锁存电路508和输入电路584的组合相似的电 路结构。锁存电路608以及锁存电路508和输入电路584的组合的不同之处在于：锁存电 路608具有与非（NAND)门624。与非门624对复位信号RB以及来自节点625的已处理的 数据信号执行与非操作，以产生一输出信号至节点626。因此，当复位信号RB位于逻辑低电 平，锁存电路608产生一逻辑高电压作为输出信号输出至节点626。
[0044] 锁存电路604具有与图5G所示的锁存电路504和输入电路582的组合相似的电 路结构。锁存电路604以及锁存电路504和输入电路582的组合的不同之处在于：锁存电 路604具有或非（N0R)门614。或非门614对已反向的复位信号以及来自节点615的数据 信号执行或非操作，以产生已处理的数据信号至节点616。因此，当复位信号RB位于逻辑高 电平，或非门614可以作为一个反向器来反向来自节点615的数据信号，以产生已处理的数 据信号至节点616。锁存电路604以及锁存电路504和输入电路582的组合的另一个不同 之处在于：锁存电路604的NM0S晶体管617耦接于节点616以及NM0S晶体管618的漏极 之间。NM0S晶体管617的栅极耦接于复位信号RB。当复位信号RB位于逻辑低电平，NM0S 晶体管617被关闭以断开从节点619至节点616的数据路径。
[0045] 当复位信号RB位于逻辑高电平，并且有一个新的输入信号D输入时，反向低摆幅 时钟信号CKB可以位于逻辑高电平，且低摆幅时钟信号CK可以位于逻辑低电平。接着，传 递门电路（NM0S晶体管）602将数据信号从接收节点609传递至锁存电路604的节点615， NM0S晶体管613切断锁存电路604的反馈路径，传递门电路（NM0S晶体管）606被关闭，且 NM0S晶体管623保持或建立锁存电路608的反馈路径。接着，锁存电路604从节点615接 收数据信号，以及将该数据信号反向以产生一已反向的数据信号至节点616。因为传递门电 路606被关闭，锁存电路608将锁存上一阶段的已反向的数据信号，而不是接收对应于新的 输入信号D的已反向的数据信号。因此，输出节点Q的已反向的输出信号的值将等于上一 个输入信号的值，而不是新的输入信号D的值。接下来，反向低摆幅时钟信号CKB可以被改 变为位于逻辑低电平且低摆幅时钟信号CK可位于逻辑高电平。接着，传递门电路602被关 闭，NM0S晶体管613保持或建立锁存电路604的反馈路径，传递门电路606将来自节点616 的已反向的数据信号传递至锁存电路608的节点625,且NM0S晶体管623切断锁存电路608 的反馈路径。锁存电路608接着反向已反向的数据信号以产生一输出信号至节点626。反 向器603接着将节点626的输出信号反向以产生一已反向的输出信号至输出节点Q，且输出 节点Q的该已反向的输出信号的值等于新的输入信号D的值。当复位信号RB位于逻辑低 电平，锁存电路608产生一逻辑高电压至节点626,接着，输出节点Q上的信号的值被复位为 逻辑低电平。
[0046] 在某些实施例中，图6所示的锁存电路604的NM0S晶体管612以及613可以被替 换为图4所示的锁存电路404'的NM0S晶体管412'以及413'。且图6所示的锁存电路608 的NM0S晶体管622以及623可以被替换为图4所示的锁存电路408'的NM0S晶体管422' 以及423'。
[0047] 请参考图7,图7为本发明另一实施例的接收设置信号（set bar signal)的触发 器700的电路图。触发器700具有与图5G所示的触发器580相似的电路结构以及电路功能。 低摆幅时钟信号CK振荡并且可以被反向器731反向以产生一反向低摆幅时钟信号CKB，且 反向器733接着将反向低摆幅时钟信号CKB反向以产生时钟信号CK1。在一实施例中，触发 器700包括反向器701，703, 705,以及707,两个传递门电路702以及706,以及两个锁存电 路704以及708。在某些实施例中，反向器701，703, 705,以及707可以被省略。当设置信 号SB位于逻辑低电平时，设置信号SB被用于将输出节点Q的输出电压设置为逻辑高电压。 根据本实施例，传递门电路702为NMOS晶体管，其耦接于接收节点709以及节点715之间， 具有一耦接于反向低摆幅时钟信号CKB的栅极，传递门电路702接收来自接收节点709的 数据信号，并于反向低摆幅时钟信号CKB位于逻辑高电平时，将来自接收节点709的数据信 号传递至节点715。当反向低摆幅时钟信号CKB位于逻辑高电平时，传递门电路702 (NMOS 晶体管）被开启以将来自接收节点709的数据信号传递至节点715。锁存电路704耦接于 节点715以及节点716之间，当设置信号SB位于逻辑高电平时，接收来自节点715的数据 信号，并将此数据信号反向以产生已处理的数据信号至节点716。且当设置信号SB位于逻 辑低电平时，锁存电路704产生一逻辑高电压作为已处理的数据信号传输至节点716。根据 本实施例，传递门电路706为NMOS晶体管，耦接于节点716以及节点725之间，具有耦接于 低摆幅时钟信号CK的栅极，并于低摆幅时钟信号CK位于逻辑高电平时，将来自节点716的 已处理的数据信号传递至节点725。当低摆幅时钟信号CK位于逻辑高电平时，传递门电路 706 (NMOS晶体管）被开启以将来自节点716的已处理的数据信号传递至节点725。锁存电 路708耦接于节点725以及节点726之间，从节点725接收已处理的数据信号，并于设置信 号SB位于逻辑高电平时，将已处理的数据信号反向以产生一输出信号至节点726。当设置 信号SB位于逻辑低电平时，锁存电路704产生一逻辑高电压以作为已处理的数据信号输出 至节点716,锁存电路708产生一逻辑低电压以作为输出信号输出至节点726,且反向器703 将节点726上的逻辑低电压反向以产生一逻辑高电压至输出节点Q。
[0048] 锁存电路704具有与图5G所示的锁存电路504和输入电路582的组合相似的电 路结构。锁存电路704以及锁存电路504和输入电路582的组合的不同之处在于：锁存电 路704具有与非门714。与非门714对设置信号SB以及来自节点715的数据信号执行一与 非操作，以产生一已处理的数据信号至节点716。因此，当设置信号SB位于逻辑低电平时， 锁存电路704产生一逻辑高电压以作为已处理的数据信号输出至节点716。锁存电路704 以及锁存电路504和输入电路582的组合的另一个不同之处在于：锁存电路704的NM0S晶 体管717耦接于节点716以及NM0S晶体管718的漏极之间。NM0S晶体管717的栅极耦接 于设置信号SB。当设置信号SB位于逻辑低电平时，NM0S晶体管717被关闭以断开从节点 719至节点716的数据路径。
[0049] 锁存电路708具有与图5G所示的锁存电路508和输入电路584的组合相似的电 路结构。锁存电路708以及锁存电路508和输入电路584的组合的不同之处在于：锁存电 路708具有或非门724。或非门724对已反向的设置信号以及来自节点725的已处理的数 据信号执行或非操作，以产生一输出信号至节点726。因此，当设置信号SB位于逻辑高电平 时，或非门724作为一个反向器来反向来自节点725的已处理的数据信号，以产生输出信号 至节点726。
[0050] 当设置信号SB位于逻辑高电平，并且有一个新的输入信号D输入时，反向低摆幅 时钟信号CKB可以位于逻辑高电平，且低摆幅时钟信号CK可以位于逻辑低电平。接着，传 递门电路（NM0S晶体管）702将数据信号从接收节点709传递至锁存电路704的节点715， NM0S晶体管713切断锁存电路704的反馈路径，传递门电路（NM0S晶体管）706被关闭，且 NM0S晶体管723保持或建立锁存电路608的反馈路径。接着，锁存电路704从节点715接 收数据信号，以及将该数据信号反向以产生一已反向的数据信号至节点716。因为传递门电 路706被关闭，锁存电路708将锁存上一阶段的已反向的数据信号，而不是接收对应于新的 输入信号D的已反向的数据信号。因此，输出节点Q的已反向的输出信号的值将等于上一 个输入信号的值，而不是新的输入信号D的值。接下来，反向低摆幅时钟信号CKB可以被改 变为位于逻辑低电平且低摆幅时钟信号CK可位于逻辑高电平。接着，传递门电路702被关 闭，NMOS晶体管713保持或建立锁存电路704的反馈路径，传递门电路706将来自节点716 的已反向的数据信号传递至锁存电路708的节点725,且NMOS晶体管723切断锁存电路708 的反馈路径。锁存电路708接着反向已反向的数据信号以产生一输出信号至节点726。反 向器703接着将节点726的输出信号反向以产生一已反向的输出信号至输出节点Q，且输 出节点Q的该已反向的输出信号的值等于新的输入信号D的值。当设置信号SB位于逻辑 低电平，锁存电路708产生一逻辑低电压以作为输出信号输出至节点726,接着，输出节点Q 上的信号的值被设置为逻辑高电平。
[0051] 在某些实施例中，图7所示的锁存电路704的NM0S晶体管712以及713可以被替 换为图4所示的锁存电路404'的NM0S晶体管412'以及413'。且图7所示的锁存电路708 的NM0S晶体管722以及723可以被替换为图4所示的锁存电路408'的NM0S晶体管422' 以及423'。
[0052] 请参考图8,图8为本发明另一实施例的接收复位信号以及设置信号的触发器800 的电路图。低摆幅时钟信号CK振荡并且可以被反向器831反向以产生一反向低摆幅时钟 信号CKB，且反向器833接着将反向低摆幅时钟信号CKB反向以产生时钟信号CK1。在一实 施例中，触发器800包含反向器801，803,805以及807,两个传递门电路802以及806,以及 两个锁存电路804以及808。在某些实施例中，反向器801，803,805以及807可以被省略。 当复位信号RB位于逻辑低电平时，复位信号RB被用于将输出节点Q的输出电压复位至逻 辑低电压。当设置信号SB位于逻辑低电平时，设置信号SB被用于将输出节点Q的输出电 压设置为逻辑高电压。根据本实施例，传递门电路802为NM0S晶体管，其耦接于接收节点 809以及节点815之间，具有一耦接于反向低摆幅时钟信号CKB的栅极，传递门电路802接 收来自接收节点809的数据信号，并于反向低摆幅时钟信号CKB位于逻辑高电平时，将来自 接收节点809的数据信号传递至节点815。当反向低摆幅时钟信号CKB位于逻辑高电平时， 传递门电路802 (NM0S晶体管）被开启以将来自接收节点809的数据信号传递至节点815。 触发器800的锁存电路804具有与图7所示的触发器700锁存电路704相似的电路结构以 及电路功能。锁存电路804耦接于节点815以及节点816之间，接收来自节点815的数据 信号，当设置信号SB位于逻辑高电平时，将此数据信号反向以产生已处理的数据信号至节 点816,并且当设置信号SB位于逻辑低电平时，产生一逻辑高电压作为已处理的数据信号 输出至节点816。根据本实施例，传递门电路806为NM0S晶体管，其耦接于接收节点816以 及节点825之间，具有一耦接于低摆幅时钟信号CK的栅极，于低摆幅时钟信号CK位于逻辑 高电平时，将来自接收节点816的已处理的数据信号传递至节点825。当低摆幅时钟信号 CK位于逻辑高电平时，传递门电路806 (NM0S晶体管）被开启以将来自节点816的已处理的 数据信号传递至节点825。触发器800的锁存电路808具有与图6所示的触发器600的锁 存电路608相似的电路结构以及电路功能。锁存电路808耦接于节点825以及节点826之 间，从节点825接收已处理的数据信号，于复位信号RB位于逻辑高电平时，将已处理的数据 信号反向以产生一输出信号至节点826,并于复位信号RB位于逻辑低电平时，产生一逻辑 高电压以作为输出信号输出至节点826。当复位信号RB位于逻辑低电平时，锁存电路808 产生一逻辑高电压以作为输出信号输出至节点826,且反向器803将节点826上的逻辑高 电压反向以产生一逻辑低电压至输出节点Q。当设置信号SB位于逻辑低电平时，锁存电路 804产生一逻辑高电压以作为已处理的数据信号输出至节点816,且锁存电路808接着反向 该已处理的数据信号以产生一逻辑低电压作为输出信号输出至节点826,反向器803将节 点826上的逻辑低电压反向以产生一逻辑高电压至输出节点Q。
[0053] 锁存电路804具有与图7所示的锁存电路704相似的电路结构。锁存电路804包 括与非门814,与非门814耦接于节点815以及节点816之间。与非门816对设置信号SB 以及来自节点815的数据信号执行一与非操作，以产生一已处理的数据信号至节点816。因 此，当设置信号SB位于逻辑低电平时，锁存电路804产生一逻辑高电压以作为已处理的数 据信号输出至节点816。锁存电路808具有与图6所示的锁存电路608相似的电路结构。 锁存电路808包括与非门824。与非门824对复位信号RB以及来自节点825的已处理的数 据信号执行与非操作，以产生一输出信号至节点826。因此，当复位信号RB位于逻辑低电平 时，锁存电路808产生一逻辑高电压作为输出信号输出至节点826。
[0054] 当设置信号SB以及复位信号RB皆位于逻辑高电平，并且有一个新的输入信号D 输入时，反向低摆幅时钟信号CKB可以位于逻辑高电平，且低摆幅时钟信号CK可以位于逻 辑低电平。接着，传递门电路（NM0S晶体管）802将数据信号从接收节点809传递至锁存电 路804的节点815, NM0S晶体管813切断锁存电路804的反馈路径，传递门电路（NM0S晶 体管）806被关闭，且NM0S晶体管829保持或建立锁存电路808的反馈路径。接着，锁存电 路804从节点815接收数据信号，以及将该数据信号反向以产生一已反向的数据信号至节 点815。因为传递门电路806被关闭，锁存电路808将锁存上一阶段的已反向的数据信号， 而不是接收对应于新的输入信号D的已反向的数据信号。因此，输出节点Q的已反向的输 出信号的值将等于上一个输入信号的值，而不是新的输入信号D的值。接下来，反向低摆幅 时钟信号CKB可以被改变为位于逻辑低电平且低摆幅时钟信号CK可位于逻辑高电平。接 着，传递门电路802被关闭，NM0S晶体管813保持或建立锁存电路804的反馈路径，传递门 电路806将来自节点816的已反向的数据信号传递至锁存电路808的节点825,且NM0S晶 体管829切断锁存电路808的反馈路径。锁存电路808接着反向已反向的数据信号以产生 一输出信号至节点826。反向器803接着将节点826的输出信号反向以产生一已反向的输 出信号至输出节点Q，且输出节点Q的该已反向的输出信号的值等于新的输入信号D的值。 当复位信号RB位于逻辑低电平，锁存电路808产生一逻辑高电压至节点826,接着，输出节 点Q上的信号的值被复位为逻辑低电平。当设置信号SB位于逻辑低电平，复位信号RB位 于逻辑高电平，且低摆幅时钟信号CK位于逻辑高电平时，锁存电路804产生一逻辑高电压 作为信号输出至节点816,传递门电路806将来自节点816的信号传递至锁存电路808的节 点825,接着，锁存电路808反向该信号以产生一逻辑低电压至节点826以作为输出信号，且 将输出节点Q上的信号的值设值为逻辑高电平。
[0055] 在某些实施例中，图8所示的锁存电路804的NM0S晶体管818以及813可以被 图4所不的锁存电路404'的NM0S晶体管412'以及413'所替代。且图8所不的锁存电路 808的NM0S晶体管828以及829可以被图4所示的锁存电路408'的NM0S晶体管422'以 及423'所替代。
[0056] 虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术 领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应 与权利要求所界定的范围为准。
【权利要求】
1. 一种触发器，接收低摆幅时钟信号，其中，所述低摆幅时钟信号被反向以得到反向低 摆幅时钟信号，所述触发器包含： 第一 NMOS晶体管，耦接于接收节点以及第一节点之间，具有耦接于所述反向低摆幅时 钟信号的栅极，以及当所述反向低摆幅时钟信号位于逻辑高电平时，将来自所述接收节点 的数据信号传递至所述第一节点； 第一锁存电路，耦接于所述第一节点以及第二节点之间，将所述数据信号反向以产生 已反向的数据信号至所述第二节点； 第二NMOS晶体管，耦接于所述第二节点以及第三节点之间，具有耦接于所述低摆幅时 钟信号的栅极，以及当所述低摆幅时钟信号位于所述逻辑高电平时，将来自所述第二节点 的所述已反向的数据信号传递至所述第三节点；以及 第二锁存电路，耦接于所述第三节点以及第四节点之间，将所述已反向的数据信号反 向以产生输出信号至所述第四节点； 其中，所述触发器进一步包含第一输入电路，耦接于所述第二节点以及所述第四节点 之间，所述第一输入电路包含： 第七NMOS晶体管，具有耦接于所述第四节点的漏极，以及具有耦接于所述第二节点的 栅极；以及 第八NMOS晶体管，耦接于所述第七NMOS晶体管的源极以及地电压之间，具有耦接于所 述低摆幅时钟信号的栅极。
2. 根据权利要求1所述的触发器，其特征在于：所述第一锁存电路包含： 第一反向器，耦接于所述第一节点以及所述第二节点之间，将所述数据信号反向以产 生所述已反向的数据信号至所述第二节点； 第一 PM0S晶体管，耦接于电压源以及所述第一节点之间，具有耦接于所述第二节点的 栅极； 第三NMOS晶体管，具有耦接于所述第一节点的漏极，以及具有耦接于所述第二节点的 栅极；以及 第四NMOS晶体管，耦接于所述第三NMOS晶体管的源极以及地电压之间，具有耦接于所 述低摆幅时钟信号的栅极。
3. 根据权利要求1所述的触发器，其特征在于：所述第二锁存电路包含： 第二反向器，耦接于所述第三节点以及所述第四节点之间，将所述已反向的数据信号 反向以产生所述输出信号至所述第四节点； 第二PM0S晶体管，耦接于电压源以及所述第三节点之间，具有耦接于所述第四节点的 栅极； 第五NMOS晶体管，具有耦接于所述第三节点的漏极，以及具有耦接于所述第四节点的 栅极；以及 第六NMOS晶体管，耦接于所述第五NMOS晶体管的源极以及地电压之间，具有耦接于所 述反向低摆幅时钟信号的栅极。
4. 根据权利要求1所述的触发器，其特征在于：所述第一锁存电路包含： 第一反向器，耦接于所述第一节点以及所述第二节点之间，将所述数据信号反向以产 生所述已反向的数据信号至所述第二节点； 第一 PMOS晶体管，耦接于电压源以及所述第一节点之间，具有耦接于所述第二节点的 栅极； 第三NM0S晶体管，具有耦接于所述第一节点的漏极，以及具有耦接于所述低摆幅时钟 信号的栅极；以及 第四NM0S晶体管，耦接于所述第三NM0S晶体管的源极以及地电压之间，具有耦接于所 述第二节点的栅极。
5. 根据权利要求1所述的触发器，其特征在于：所述第二锁存电路包含： 第二反向器，耦接于所述第三节点以及所述第四节点之间，将所述已反向的数据信号 反向以产生所述输出信号至所述第四节点； 第二PM0S晶体管，耦接于电压源以及所述第三节点之间，具有耦接于所述第四节点的 栅极； 第五NM0S晶体管，具有耦接于所述第三节点的漏极，以及具有耦接于所述反向低摆幅 时钟信号的栅极；以及 第六NM0S晶体管，耦接于所述第五NM0S晶体管的源极以及地电压之间，具有耦接于所 述第四节点的栅极。
6. 根据权利要求1所述的触发器，其特征在于：所述触发器进一步包含： 第三反向器，耦接于输入节点以及所述接收节点之间，从所述输入节点接收输入信号， 以及将所述输入信号反向以产生所述数据信号至所述接收节点； 第四反向器，耦接于所述第四节点以及输出节点之间，将所述输出信号反向以产生已 反向的输出信号至所述输出节点；以及 第五反向器以及第六反向器，串联耦接于所述第四节点以及反向输出节点之间，将来 自所述第四节点的所述输出信号传递至所述反向输出节点。
7. 根据权利要求1所述的触发器，其特征在于：所述触发器进一步包含第二输入电路， 耦接于所述接收节点以及所述第二节点之间，包含： 第九NM0S晶体管，具有耦接于所述第二节点的漏极，以及具有耦接于所述接收节点的 栅极；以及 第十NM0S晶体管，耦接于所述第九NM0S晶体管的源极以及地电压之间，具有耦接于所 述反向低摆幅时钟信号的栅极。
8. 根据权利要求1所述的触发器，其特征在于：所述触发器进一步包含第三反向器以 及第二输入电路，其中所述第三反向器耦接于输入节点以及所述接收节点之间，从所述输 入节点接收输入信号，且将所述输入信号反向以产生所述数据信号至所述接收节点，以及 所述第二输入电路耦接于所述输入节点以及所述第二节点之间，包含： 第四PM0S晶体管，具有耦接于所述第二节点的源极，以及具有耦接于所述输入节点的 栅极；以及 第十NM0S晶体管，耦接于所述第四PM0S晶体管的漏极以及地电压之间，具有耦接于所 述反向低摆幅时钟信号的栅极。
9. 一种触发器，接收低摆幅时钟信号，其中，所述低摆幅时钟信号被反向以得到反向低 摆幅时钟信号，所述触发器包含： 第一 NM0S晶体管，耦接于接收节点以及第一节点之间，具有耦接于所述反向低摆幅时 钟信号的栅极，以及当所述反向低摆幅时钟信号位于逻辑高电平时，将来自所述接收节点 的数据信号传递至所述第一节点； 第一锁存电路，耦接于所述第一节点以及第二节点之间，将所述数据信号反向以产生 已反向的数据信号至所述第二节点； 第二NMOS晶体管，耦接于所述第二节点以及第三节点之间，具有耦接于所述低摆幅时 钟信号的栅极，以及当所述低摆幅时钟信号位于所述逻辑高电平时，将来自所述第二节点 的所述已反向的数据信号传递至所述第三节点；以及 第二锁存电路，耦接于所述第三节点以及第四节点之间，将所述已反向的数据信号反 向以产生输出信号至所述第四节点； 其中，所述触发器进一步包含第一输入电路，耦接于所述第一节点以及所述第四节点 之间，包含： 第三PMOS晶体管，具有耦接于所述第四节点的源极，以及具有耦接于所述第一节点的 栅极；以及 第八NMOS晶体管，耦接于所述第三PMOS晶体管的漏极以及地电压之间，具有耦接于所 述低摆幅时钟信号的栅极。
10. 根据权利要求1所述的触发器，其特征在于：所述第一锁存电路包含： 第一反向器，耦接于所述第一节点以及所述第二节点之间，将所述数据信号反向以产 生所述已反向的数据信号至所述第二节点； 第一 PMOS晶体管，耦接于电压源以及所述第一节点之间，具有耦接于所述第二节点的 栅极； 第三NMOS晶体管，具有耦接于所述第一节点的漏极，以及具有耦接于所述第二节点的 栅极；以及 第四NMOS晶体管，耦接于所述第三NMOS晶体管的源极以及地电压之间，具有耦接于所 述低摆幅时钟信号的栅极。
11. 根据权利要求1所述的触发器，其特征在于：所述第二锁存电路包含： 第二反向器，耦接于所述第三节点以及所述第四节点之间，将所述已反向的数据信号 反向以产生所述输出信号至所述第四节点； 第二PMOS晶体管，耦接于电压源以及所述第三节点之间，具有耦接于所述第四节点的 栅极； 第五NMOS晶体管，具有耦接于所述第三节点的漏极，以及具有耦接于所述第四节点的 栅极；以及 第六NMOS晶体管，耦接于所述第五NMOS晶体管的源极以及地电压之间，具有耦接于所 述反向低摆幅时钟信号的栅极。
12. 根据权利要求1所述的触发器，其特征在于：所述第一锁存电路包含： 第一反向器，耦接于所述第一节点以及所述第二节点之间，将所述数据信号反向以产 生所述已反向的数据信号至所述第二节点； 第一 PMOS晶体管，耦接于电压源以及所述第一节点之间，具有耦接于所述第二节点的 栅极； 第三NMOS晶体管，具有耦接于所述第一节点的漏极，以及具有耦接于所述低摆幅时钟 信号的栅极；以及 第四NMOS晶体管，耦接于所述第三NMOS晶体管的源极以及地电压之间，具有耦接于所 述第二节点的栅极。
13. 根据权利要求1所述的触发器，其特征在于：所述第二锁存电路包含： 第二反向器，耦接于所述第三节点以及所述第四节点之间，将所述已反向的数据信号 反向以产生所述输出信号至所述第四节点； 第二PMOS晶体管，耦接于电压源以及所述第三节点之间，具有耦接于所述第四节点的 栅极； 第五NMOS晶体管，具有耦接于所述第三节点的漏极，以及具有耦接于所述反向低摆幅 时钟信号的栅极；以及 第六NMOS晶体管，耦接于所述第五NMOS晶体管的源极以及地电压之间，具有耦接于所 述第四节点的栅极。
14. 根据权利要求1所述的触发器，其特征在于：所述触发器进一步包含： 第三反向器，耦接于输入节点以及所述接收节点之间，从所述输入节点接收输入信号， 以及将所述输入信号反向以产生所述数据信号至所述接收节点； 第四反向器，耦接于所述第四节点以及输出节点之间，将所述输出信号反向以产生已 反向的输出信号至所述输出节点；以及 第五反向器以及第六反向器，串联耦接于所述第四节点以及反向输出节点之间，将来 自所述第四节点的所述输出信号传递至所述反向输出节点。
15. 根据权利要求1所述的触发器，其特征在于：所述触发器进一步包含第二输入电 路，耦接于所述接收节点以及所述第二节点之间，包含： 第九NMOS晶体管，具有耦接于所述第二节点的漏极，以及具有耦接于所述接收节点的 栅极；以及 第十NMOS晶体管，耦接于所述第九NMOS晶体管的源极以及地电压之间，具有耦接于所 述反向低摆幅时钟信号的栅极。
16. 根据权利要求1所述的触发器，其特征在于：所述触发器进一步包含第三反向器以 及第二输入电路，其中所述第三反向器耦接于输入节点以及所述接收节点之间，从所述输 入节点接收输入信号，且将所述输入信号反向以产生所述数据信号至所述接收节点，以及 所述第二输入电路耦接于所述输入节点以及所述第二节点之间，包含： 第四PM0S晶体管，具有耦接于所述第二节点的源极，以及具有耦接于所述输入节点的 栅极；以及 第十NMOS晶体管，耦接于所述第四PM0S晶体管的漏极以及地电压之间，具有耦接于所 述反向低摆幅时钟信号的栅极。
【文档编号】H03K3/012GK104124943SQ201410264699
【公开日】2014年10月29日 申请日期:2011年4月11日 优先权日:2010年4月12日
【发明者】简丞星, 游永杰, 许佳宜 申请人:联发科技股份有限公司