功率半导体电路的制作方法

功率半导体电路的制作方法
【专利摘要】本发明涉及一种功率半导体电路，其具有：·至少两个电并联的功率半导体开关，·操控布线系统，其中，操控布线系统具有第一、第二、第三和第四电接通点，其中，第一和第三接通点与功率半导体开关的控制接口电连接，第二和第四接通点与功率半导体开关的第二负载电流接口电连接，其中，在接通点与功率半导体开关的控制接口之间分别电联接二极管，以及·操控电路，其中，操控电路以如下方式构造，即，为了接通功率半导体开关，操控电路在第一与第二接通点之间生成第一电位差，为了切断功率半导体开关，操控电路在第三与第四接通点之间生成第二电位差。本发明的功率半导体电路在功率半导体电路的电并联的功率半导体开关之间实现尽量均匀的电流分布。
【专利说明】功率半导体电路

【技术领域】
[0001]本发明涉及一种功率半导体电路。

【背景技术】
[0002]在根据现有技术已知的功率半导体装置中，通常在基底上布置有功率半导体结构元件，例如功率半导体开关和二极管，并且利用基底的导体层以及焊丝和/或薄膜复合物彼此导电连接。在此，功率半导体开关通常以晶体管，例如IGBT(绝缘栅双极型晶体管:Insulated Gate Bipolar Transistor)或 MOSFET (金氧半场效晶体管:Metal OxideSemiconductor Field Effect Transistor)的形式存在。
[0003]在此，布置在基底上的功率半导体结构元件通常联接成单个或多个所谓的半桥式电路，半桥式电路例如用于电压和电流的整流和变流。
[0004]在此，在高的负载电流的情况下，如果单个的功率半导体开关的电流承载能力不够,则往往需要电并联多个功率半导体开关并且要整体操控它们,从而使它们一起形成高功率半导体开关。在此，应当尽量时间同步地接通和切断所有并联的功率半导体开关，以实现电流均匀分布到电并联的功率半导体开关上。
[0005]这种方式的缺点在于，例如基于构件公差和通向电并联的功率半导体开关的输电线的不同的寄生电感会导致出现电并联的功率半导体开关的不同的接通和切断时间点。不同的接通和切断时间点导致电并联的功率半导体开关的发射极上出现电位偏移，从而电并联的功率半导体开关会以其开关特性相互影响，这导致电并联的功率半导体开关之间出现不均匀的电流分布。
[0006]为了解决这个问题，根据EP1625660B1已知，在所有电并联的功率半导体开关中，在操控电并联的功率半导体开关的操控单元与电并联的功率半导体开关之间分别设置有共模扼流圈，该共模扼流圈在EP 1625 660 BI中也被称为共模抑制扼流圈。
[0007]EP 1625 660 BI建议的解决方案的缺点是，基于电并联的功率半导体开关的发射极上的电位偏移，在功率半导体开关的发射极之间补偿电流流经共模扼流圈，补偿电流可能导致共模扼流圈的磁饱和，从而共模扼流圈没有效果或者仅有明显降低的效果。


【发明内容】

[0008]本发明任务是提供一种功率半导体电路，其中，在功率半导体电路的电并联的功率半导体开关之间实现尽量均匀的电流分布。
[0009]该任务通过一种功率半导体电路解决，其具有，
[0010].至少两个电并联的功率半导体开关，它们均具有第一和第二负载电流接口以及控制接口，其中，功率半导体开关的第一负载电流接口彼此导电连接，功率半导体开关的第二负载电流接口彼此导电连接，
[0011].操控布线系统，其中，该操控布线系统具有第一、第二、第三和第四电接通点，其中，第一和第三接通点与功率半导体开关的控制接口电连接，第二和第四接通点与功率半导体开关的第二负载电流接口电连接，其中，在第一接通点与功率半导体开关的控制接口之间分别电联接第一二极管，其阳极在电路上面向第一接通点，其中，在第二接通点与功率半导体开关的第二负载电流接口之间分别电联接第二二极管，其阴极在电路上面向第二接通点，其中，在第三接通点与功率半导体开关的控制接口之间分别电联接第三二极管，其阴极在电路上面向第三接通点，其中，在第四接通点与功率半导体开关的第二负载电流接口之间分别电联接第四二极管，其阳极在电路上面向第四接通点，以及
[0012].操控电路，其中，操控电路以如下方式构造，S卩，为了接通功率半导体开关，操控电路在第一与第二接通点之间生成第一电位差，为了切断功率半导体开关，操控电路在第三与第四接通点之间生成第二电位差。
[0013]由从属权利要求得到本发明有利的构造方式。
[0014]被证实有利的是，操控电路相对于功率半导体电路的电气接地部生成正电压和负电压，其中，操控电路以如下方式构造，即，为了接通功率半导体开关，操控电路将正电压接入操控布线系统的第一接通点，将操控布线系统的第二接通点与功率半导体电路的接地部电连接，将负电压与第三接通点断开，将操控布线系统的第四接通点与功率半导体电路的电气接地部电分开，其中，操控电路以如下方式构造，即，为了切断功率半导体开关，操控电路将负电压接入操控布线系统的第三接通点，将操控布线系统的第四接通点与功率半导体电路的电气接地部电连接，将正电压与第一接通点断开，将操控布线系统的第二接通点与功率半导体电路的电气接地部电分开。这样就特别简单地构建出操控电路。
[0015]此外被证实有利的是，操控电路相对于功率半导体电路的电气接地部生成第一正电压和第二正电压，其中，操控电路以如下方式构造，即，为了接通功率半导体开关，操控电路将第一正电压接入操控布线系统的第一接通点，将操控布线系统的第二接通点与功率半导体电路的接地部电连接，第二正电压与第四接通点断开，将操控布线系统的第三接通点与功率半导体电路的电气接地部电分开，其中，操控电路以如下方式构造，即，为了切断功率半导体开关，操控电路将第二正电压接入操控布线系统的第四接通点，将操控布线系统的第三接通点与功率半导体电路的电气接地部电连接，将第一正电压与第一接通点断开，将操控布线系统的第二接通点与功率半导体电路的电气接地部电分开。这样就特别简单地构建出操控电路。
[0016]被证实有利的是，各个第一二极管电串联第一电阻。通过相应选择第一电阻的电阻值可以使得功率半导体开关的接通速度匹配于功率半导体电路的各种应用的具体要求。
[0017]此外被证实有利的是，各个第三二极管电串联第三电阻。通过相应选择第三电阻的电阻值可以使得功率半导体开关的接通速度匹配于功率半导体电路的各种应用的具体要求。
[0018]此外被证实有利的是，各个第二二极管电串联第二电阻，这是因为由此限定流过第二二极管的电流，因而保护第二二极管防止过电流。
[0019]此外被证实有利的是，各个第四二极管电串联第四电阻，这是因为由此限定流过第四二极管的电流，因而保护第四二极管防止过电流。
[0020]此外被证实有利的是，在第一、第二、第三和第四二极管与相应功率半导体开关之间电联接共模扼流圈，其中，共模扼流圈具有第一线圈和与第一线圈磁耦合的第二线圈，其中，第一线圈电联接在相应功率半导体开关的控制接口与第一二极管的阴极和第三二极管的阳极之间，第二线圈电联接在相应功率半导体开关的第二负载电流接口与第二二极管的阳极和第四二极管的阴极之间。由此暂时降低在第一、第二、第三和/或第四二极管上下降的电压，这减轻第一、第二、第三和/或第四二极管的负荷。此外，与之相反，利用二极管降低流过共模扼流圈的电流的持续时间和幅值，从而共模扼流圈可以比现有技术构造得更小。

【专利附图】

【附图说明】
[0021]附图中示出本发明实施例并且在以下进一步说明。在此:
[0022]图1示出功率半导体装置；
[0023]图2示出根据本发明的功率半导体电路；
[0024]图3示出根据本发明的功率半导体电路的另一构造方式；
[0025]图4示出根据本发明的功率半导体电路的另一构造方式；以及
[0026]图5示出根据本发明的功率半导体电路的另一构造方式。

【具体实施方式】
[0027]图1示出示例性地以所谓的三相桥式电路形式构造的功率半导体装置I。在本实施例的范围内，该功率半导体装置I具有六个根据本发明的功率半导体电路2。图2详细示出根据本发明的功率半导体电路2。在本实施例中，功率半导体电路2分别在电路上反向并联一个续流二极管3，其中，在各个功率半导体电路2上也可以在电路上反向并联多个续流二极管。在所示实施例的范围内，功率半导体装置I从左侧在直流电压接口 DC+与DC-之间提供的直流电压中，在交流电压接口 AC处生成三相交流电压。
[0028]根据本发明的功率半导体电路2具有至少两个电并联的功率半导体开关Tl和T2，它们均具有第一负载电流接口 C、第二负载电流接口 E和控制接口 G，其中，功率半导体开关Tl和T2的第一负载电流接口 C彼此导电连接，并且功率半导体开关Tl和T2的第二负载电流接口 E彼此导电连接。应当说明的是，根据本发明的功率半导体电路当然还可以具有比本实施例中两个电并联的功率半导体开关Tl和T2更多的电并联的功率半导体开关。在本实施例的范围内，第一负载电流接口 C以相应功率半导体开关的集电极形式存在，第二负载电流接口 E以相应功率半导体开关的发射极形式存在，控制接口 G以相应功率半导体开关的栅极形式存在。电并联的功率半导体开关优选以晶体管，例如IGBT(绝缘栅双极型晶体管:Insulated Gate Bipolar Transistor)或MOSFET(金氧半场效晶体管:Metal OxideSemiconductor Field Effect Transistor)的形式存在，其中，在本实施例的范围内，功率半导体开关Tl和T2以IGBT形式存在。通向功率半导体开关Tl和T2的输电线具有寄生电感Ls。
[0029]基于构件公差和通向电并联的功率半导体开关的输电线的不同寄生电感，往往得到电并联的功率半导体开关的不同的接通和切断时间点。不同的接通和切断时间点导致电并联的功率半导体开关的第二负载电流接口上的电位偏移，从而如果不采取措施，电并联的功率半导体开关会以其开关特性相互影响，这导致电并联的功率半导体开关之间出现不均匀的电流分布。在功率半导体开关T2接通时，功率半导体开关T2的发射极E的电位增大，功率半导体开关T2的集电极K的电位增大，当例如功率半导体开关T2与功率半导体开关Tl相比延迟接通时，这导致功率半导体开关Tl的发射极E的电位发生电位偏移。这例如可能会导致在功率半导体开关Tl的栅极G与发射极E之间存在的电压不再足以将功率半导体开关Tl保持在已接通状态，从而功率半导体开关Tl在极端情况下关闭，或者过渡至中间状态，在该中间状态中，功率半导体开关TI的导通电阻被提高。
[0030]此外，功率半导体电路2还具有操控布线系统7，其中，操控布线系统7具有第一、第二、第三和第四电接通点P1、P2、P3和P4，其中，第一和第三接通点Pl和P3与功率半导体开关Tl和T2的控制接口 G电连接，第二和第四接通点P2和P4与功率半导体开关Tl和T2的第二负载电流接口 E电连接，其中，在第一接通点Pl与功率半导体开关Tl和T2的控制接口 G之间分别电联接第一二极管Dl，其阳极在电路上面向第一接通点Pl，其中，在第二接通点P2与功率半导体开关Tl和T2的第二负载电流接口 E之间分别电联接第二二极管D2，其阴极在电路上面向第二接通点P2，其中，在第三接通点P3与功率半导体开关的控制接口 G之间分别电联接第三二极管D3，其阴极在电路上面向第三接通点P3，其中，在第四接通点P4与功率半导体开关Tl和T2的第二负载电流接口 E之间分别电联接第四二极管D4，其阳极在电路上面向第四接通点P4。在本实施例的范围内，第一接通点Pl与各个第一二极管Dl的阳极导电连接，第二接通点P2与各个第二二极管D2的阴极导电连接，第三接通点P3与各个第三二极管D3的阴极导电连接，第四接通点P4与各个第四二极管D4的阳极导电连接。
[0031 ] 通过第二二极管D2和第四二极管D4，基于电并联的功率半导体开关Tl和T2的第二负载电流接口 E上的电位偏移阻止在功率半导体开关Tl和T2的第二负载电流接口 E之间流动的补偿电流。电并联的功率半导体开关Tl和T2的第二负载电流接口 E上的电位偏移导致第二和第四二极管D2和D4上出现相应的电压降。
[0032]通过第一二极管Dl和第三二极管D3，基于电并联的功率半导体开关Tl和T2的控制接口 G上的电位偏移阻止在功率半导体开关Tl和T2的控制接口 G之间流动的补偿电流。电并联的功率半导体开关Tl和T2的控制接口 G上的电位偏移导致第一和第三二极管Dl和D3上出现相应的电压降。
[0033]此外，功率半导体电路2还具有操控电路4，在本实施例中，操控电路利用第一电压源Al相对于功率半导体电路2的电气接地部M生成正电压Ul (例如15V)，并且在本实施例中，操控电路利用第二电压源A2相对于功率半导体电路2的电气接地部M生成负电压U2 (例如-8V)。在此，第一电压源Al生成正电压Ul，第二电压源A2在此生成负电压U2。
[0034]操控电路4以如下方式构造，即，为了接通功率半导体开关Tl和T2，操控电路4将正电压Ul接入操控布线系统7的第一接通点Pl，并且将操控布线系统7的第二接通点P2与功率半导体电路2的接地部M电连接，将负电压U2与第三接通点P3断开，将操控布线系统7的第四接通点P4与功率半导体电路2的电气接地部M电分开。在此，接入正电压U1、电分开和电连接电气接地部M以及断开负电压U2优选同时进行。
[0035]此外，操控电路4还以如下方式构造，S卩，为了切断功率半导体开关Tl和T2，操控电路4将负电压U2接入操控布线系统7的第三接通点P3，并且将操控布线系统7的第四接通点P4与功率半导体电路2的电气接地部M电连接，将正电压Ul与第一接通点Pl断开，将操控布线系统7的第二接通点P2与功率半导体电路2的电气接地部M电分开。在此，接入负电压U2、电分开和电连接电气接地部M以及断开正电压Ul优选同时进行。
[0036]为了执行上面提到的开关动作，在本实施例的范围内，操控电路4具有在第一接通点Pl与第一电压源Al之间电联接的第一半导体开关S1、在第二接通点P2与功率半导体电路2的电气接地部M之间电联接的第二半导体开关S2、在第三接通点P3与第二电压源A2之间电联接的第三半导体开关S3、在第四接通点P4与功率半导体电路2的电气接地部M之间电联接的第四半导体开关S4和逻辑单元5。逻辑单元5根据确定应当接通还是应当切断电并联的功率半导体开关Tl和T2的接通/切断信号AS生成用于操控第一和第二半导体开关SI和S2的第一开关信号Vl和用于操控第三和第四半导体开关S3和S4的第二开关信号V2。半导体开关S1、S2、S3和S4优选被构造成M0SFET。
[0037]通过利用第一开关信号Vl接通并且因而闭合第一半导体开关SI，将正电压Ul接入第一接通点Pl。通过利用第一开关信号Vl接通并且因而闭合第二半导体开关S2，将第二接通点P2与功率半导体电路2的接地部M电连接。通过利用第二开关信号V2切断并且因而断开第三半导体开关S3，将负电压U2与第三接通点P3断开。通过利用第二开关信号V2切断并且因而断开第四半导体开关S4，将第四接通点P4与功率半导体电路2的电气接地部M电分开。
[0038]通过利用第二开关信号V2接通并且因而闭合第三半导体开关S3，将负电压U2接入第三接通点P3。通过利用第二开关信号V2接通并且因而闭合第四半导体开关S4，将第四接通点P4与功率半导体电路2的电气接地部M电连接。通过利用第一开关信号Vl切断并且因而断开第一半导体开关SI，将正电压Ul与第一接通点Pl断开。通过利用第一开关信号Vl切断并且因而断开第二半导体开关S2，将第二接通点P2与功率半导体电路2的电气接地部M电分开。
[0039]如果接通/切断信号AS确定应当接通电并联的功率半导体开关Tl和T2，那么逻辑单元5就闭合第一和第二半导体开关SI和S2并断开第三和第四半导体开关S3和S4。如果接通/切断信号AS确定应当切断电并联的功率半导体开关Tl和T2，那么逻辑单元5就闭合第三和第四半导体开关S3和S4并断开第一和第二半导体开关SI和S2。接通/切断信号AS由上一级控制装置生成。
[0040]如图3所示，各个第一二极管Dl可以电串联第一电阻R1。通过相应选择第一电阻Rl的电阻值可以使得功率半导体开关Tl和T2的接通速度匹配于功率半导体电路的各种应用的具体要求。此外，各个第三二极管D3可以电串联第三电阻R3。通过相应选择第三电阻R3的电阻值可以使得功率半导体开关Tl和T2的切断速度匹配于功率半导体电路的各种应用的具体要求。
[0041]此外如图3所示，各个第二二极管D2可以电串联第二电阻R2并因而例如用以保护第二二极管D2，第二二极管通过流过第二二极管D2的电流来限定。此外，各个第四二极管D4可以电串联第四电阻R4并因而例如用以保护第四二极管D4，第四二极管通过流过第四二极管D4的电流来限定。
[0042]此外如图4所示，在第一、第二、第三和第四二极管D1、D2、D3和D4与相应功率半导体开关Tl或T2之间还可以电联接共模扼流圈6，其中，该共模扼流圈6具有第一线圈Wl和与该第一线圈Wl磁耦合的第二线圈W2，其中，第一线圈Wl电联接在相应功率半导体开关Tl或T2的控制接口 G与第一二极管Dl阴极和第三二极管D3阳极之间，第二线圈W2电联接在相应功率半导体开关Tl或T2的第二负载电流接口 E与第二二极管D2阳极和第四二极管D4阴极之间。共模扼流圈6暂时吸收(aufnehmen)功率半导体开关Tl和T2的第二负载电流接口 E的在接通和切断功率半导体开关Tl和T2时在开关瞬间出现的电位差，从而暂时在第一和第二线圈Wl和W2上出现相应的电压下降，因此暂时降低在第一、第二、第三和/或第四二极管上下降的电压，这减轻第一、第二、第三和/或第四二极管的负荷。此夕卜，与之相反，利用二极管降低流过共模扼流圈的电流的持续时间和幅值，从而共模扼流圈可以比现有技术构造得更小。
[0043]图5示出根据本发明的功率半导体电路2的另一构造方式，其中，本发明的该构造方式与图2至图4所示实施例除了操控电路4的构造之外都一致。根据图5的本发明构造方式具有相对于根据图2至图4的本发明构造方式改变了的操控电路4。根据图5的操控电路4相对于功率半导体电路2的电气接地部M利用第一电压源Al生成第一正电压Ul (利用15V)，并且利用第二电压源A2生成第二正电压U2 (利用8V)，其中，操控电路4以如下方式构造，即，为了接通功率半导体开关Tl和T2，操控电路4将第一正电压Ul接入操控布线系统7的第一接通点Pl，将操控布线系统7的第二接通点P2与功率半导体电路2的接地部M电连接，将第二正电压U2与第四接通点P4断开，将操控布线系统7的第三接通点P3与功率半导体电路2的电气接地部M电分开，
[0044]其中，操控电路4以如下方式构造，S卩，为了切断功率半导体开关Tl和T2，操控电路4将第二正电压U2接入操控布线系统7的第四接通点P4，将操控布线系统7的第三接通点P3与功率半导体电路2的电气接地部M电连接，将第一正电压Ul与第一接通点Pl断开，将操控布线系统7的第二接通点P2与功率半导体电路2的电气接地部M电分开。断开和接入第一和第二正电压Ul和U2以及连接和分开接地部M以与图2至图4所示实施例类似形式利用第一、第二、第三和第四半导体开关S1、S2、S3和S4和逻辑单元5执行。
[0045]按照一般化的表达方式，操控电路4以如下方式构造，即，为了接通功率半导体开关Tl和T2，操控电路4在第一接通点Pl与第二接通点P2之间生成第一电位差，其中在此，第一接通点Pl相对于第二接通点P2具有正电位，为了切断功率半导体开关Tl和T2，在第三接通点P3与第四接通点P4之间生成第二电位差，其中在此，第三接通点P3相对于第四接通点P4具有负电位。
[0046]还应当注意，术语“磁耦合”在本发明意义下理解为利用能导磁的芯体、例如铁磁芯或铁氧体磁芯在线圈之间存在的磁耦合。为此，磁耦合线圈缠绕能导磁的芯体。
【权利要求】
1.一种功率半导体电路，所述功率半导体电路具有:?至少两个电并联的功率半导体开关(T1、T2)，所述功率半导体开关均具有第一和第二负载电流接口(C、E)以及控制接口(G)，其中，所述功率半导体开关(T1、T2)的第一负载电流接口(C)彼此导电连接，所述功率半导体开关(Τ1、Τ2)的第二负载电流接口(E)彼此导电连接，?操控布线系统(7)，其中，所述操控布线系统(7)具有第一、第二、第三和第四电接通点(Ρ1、Ρ2、Ρ3、Ρ4)，其中，所述第一和第三接通点(Ρ1、Ρ3)与所述功率半导体开关(Tl、Τ2)的控制接口(G)电连接，所述第二和第四接通点(Ρ2、Ρ4)与所述功率半导体开关(Tl、Τ2)的第二负载电流接口(E)电连接，其中，在所述第一接通点(Pl)与所述功率半导体开关(Τ1、Τ2)的控制接口(G)之间分别电联接第一二极管(Dl)，所述第一二极管的阳极在电路上面向所述第一接通点(Ρ1)，其中，在所述第二接通点(Ρ2)与所述功率半导体开关(Tl、Τ2)的第二负载电流接口(E)之间分别电联接第二二极管(D2)，所述第二二极管的阴极在电路上面向所述第二接通点(Ρ2)，其中，在所述第三接通点(Ρ3)与所述功率半导体开关(Τ1、Τ2)的控制接口(G)之间分别电联接第三二极管(D3)，所述第三二极管的阴极在电路上面向所述第三接通点(Ρ3)，其中，在所述第四接通点(Ρ4)与所述功率半导体开关(Tl、Τ2)的第二负载电流接口(E)之间分别电联接第四二极管(D4)，所述第四二极管的阳极在电路上面向所述第四接通点(Ρ4)，以及?操控电路(4)，其中，所述操控电路(4)以如下方式构造，即，为了接通所述功率半导体开关(Tl、Τ2)，所述操控电路(4)在所述第一与第二接通点(Ρ1、Ρ2)之间生成第一电位差，为了切断所述功率半导体开关(Tl、Τ2)，所述操控电路(4)在所述第三与第四接通点(Ρ3、Ρ4)之间生成第二电位差。
2.根据权利要求1所述的功率半导体电路，其特征在于，所述操控电路(4)相对于所述功率半导体电路(2)的电气接地部(M)生成正电压和负电压(U1、U2)，其中，所述操控电路(4)以如下方式构造，即，为了接通所述功率半导体开关(T1、T2)，所述操控电路(4)将所述正电压(Ul)接入所述操控布线系统(7)的第一接通点(Ρ1)，将所述操控布线系统(7)的第二接通点(Ρ2)与所述功率半导体电路(2)的接地部(M)电连接，将所述负电压(U2)与所述第三接通点(Ρ3)断开，将所述操控布线系统(7)的第四接通点(Ρ4)与所述功率半导体电路(2)的电气接地部(M)电分开，其中，所述操控电路(4)以如下方式构造，即，为了切断所述功率半导体开关(Τ1、Τ2)，所述操控电路(4)将所述负电压(U2)接入所述操控布线系统(7)的第三接通点(Ρ3)，将所述操控布线系统(7)的第四接通点(Ρ4)与所述功率半导体电路⑵的电气接地部(M)电连接，将所述正电压(Ul)与所述第一接通点(Pl)断开，将所述操控布线系统(7)的第二接通点(Ρ2)与所述功率半导体电路(2)的电气接地部(M)电分开。
3.根据权利要求1所述的功率半导体电路，其特征在于，所述操控电路(4)相对于所述功率半导体电路⑵的电气接地部(M)生成第一正电压和第二正电压(U1、U2)，其中，所述操控电路(4)以如下方式构造，即，为了接通所述功率半导体开关(Tl、T2)，所述操控电路(4)将所述第一正电压(Ul)接入所述操控布线系统(7)的第一接通点(P1)，将所述操控布线系统(7)的第二接通点(P2)与所述功率半导体电路(2)的接地部(M)电连接，将所述第二正电压(U2)与所述第四接通点(P4)断开，将所述操控布线系统(7)的第三接通点(P3)与所述功率半导体电路⑵的电气接地部(M)电分开，其中，所述操控电路⑷以如下方式构造，即，为了切断所述功率半导体开关(Tl、T2)，所述操控电路(4)将所述第二正电压(U2)接入所述操控布线系统(7)的第四接通点(P4)，将所述操控布线系统(7)的第三接通点(P3)与所述功率半导体电路(2)的电气接地部(M)电连接，将所述第一正电压(Ul)与所述第一接通点(PD断开，将所述操控布线系统(7)的第二接通点(P2)与所述功率半导体电路⑵的电气接地部(M)电分开。
4.根据前述权利要求之一所述的功率半导体电路，其特征在于，各个第一二极管(Dl)电串联第一电阻(Rl)。
5.根据前述权利要求之一所述的功率半导体电路，其特征在于，各个第三二极管(D3)电串联第三电阻(R3)。
6.根据前述权利要求之一所述的功率半导体电路，其特征在于，各个第二二极管(D2)电串联第二电阻(R2)。
7.根据前述权利要求之一所述的功率半导体电路，其特征在于，各个第四二极管(D4)电串联第四电阻(R4)。
8.根据前述权利要求之一所述的功率半导体电路，其特征在于，在所述第一、第二、第三和第四二极管(D1、D2、D3、D4)与相应的功率半导体开关(T1、T2)之间电联接共模扼流圈(6)，其中，所述共模扼流圈(6)具有第一线圈(Wl)和与所述第一线圈(Wl)磁耦合的第二线圈(W2)，其中，所述第一线圈(Wl)电联接在相应的功率半导体开关(Τ1、Τ2)的控制接口(G)与所述第一二极管(Dl)的阴极和所述第三二极管(D3)的阳极之间，所述第二线圈(W2)电联接在相应的功率半导体开关(Τ1、Τ2)的第二负载电流接口(E)与所述第二二极管(D2)的阳极和所述第四二极管(D4)的阴极之间。
【文档编号】H03K17/687GK104283537SQ201410325474
【公开日】2015年1月14日 申请日期:2014年7月9日 优先权日:2013年7月9日
【发明者】亚历山大·米尔赫费尔, 于尔根·施密特 申请人:赛米控电子股份有限公司