Pmos四相电流源开关驱动电路的制作方法
【专利摘要】本发明公开了一种PMOS四相电流源开关驱动电路，主要解决现有PMOS四相电流源的开关驱动信号同步性较差的问题。其包括信号产生电路、一级锁存电路、二级锁存电路、通路控制电路、交叉点调整电路；信号产生电路产生四相开关信号；一级锁存电路及二级锁存电路对该四相开关信号依次作两次延迟；通路控制电路利用四相开关信号及其二次延迟信号产生通路控制信号输出给交叉点调整电路；交叉点调整电路利用通路控制信号对一次延迟的四相开关信号进行调整，并将该调整后的信号输出至外部的PMOS四相电流源。本发明提高了开关驱动信号的同步性，降低了四相开关信号的交叉点，可用于数模转换器集成电路的制作。
【专利说明】PMOS四相电流源开关驱动电路
【技术领域】
[0001] 本发明属于微电子电路【技术领域】，特别涉及用于PM0S四相电流源的开关驱动电 路。
【背景技术】
[0002] 随着技术的发展，高速高精度已成为数模转换器的设计目标。电流舵型数模转换 器（current-streeing DAC)作为目前主流的DAC产品之一，能够很好的兼顾速度与精度的 要求。在电流舵型数模转换器中，电流源是其重要的组成部分，其性能决定了整个电流舵型 数模转换器的性能，而电流源的开关驱动电路则是控制电流源工作的关键。
[0003] PM0S四相电流源是应用于电流舵型DAC中的一种电流源，它由源管、及四个开关 管组成。四个开关管中的两个开关管并行连接于四相电流源的源管与正输出端之间，另两 个开关管并行连接于PM0S四相电流源的源管与负输出端之间。PM0S四相电流源的工作特 点是，四个开关管中始终有一个开关管导通而另三个开关管关断，且以二倍于输入DAC的 数字信号频率的频率不断切换导通的开关管。由此在数字信号的每个周期内引入两个开关 噪声，从而将开关噪声移至二倍于数字信号频率的频率，最终在DAC的输出端通过低通滤 波器将处于二倍于数字输入信号频率的开关噪声滤除。
[0004] PM0S四相电流源开关驱动电路用于产生四相开关信号，四相开关信号由四路并行 信号组成，用于控制PM0S四相电流源的四个开关管的工作状态。四相开关信号始终保持一 路为低电位，其余三路为高电位，从而使得PM0S四相电流源的四个开关管始终有一个开关 管导通而另三个开关管关断。四相开关信号以二倍于输入DAC的数字信号频率的频率不断 变换低电位所在路，控制四个开关管的通断。
[0005] 传统的PM0S四相电流源开关驱动电路产生四相开关信号四路信号的过程相互独 立，由时钟信号及数字信号通过四个译码电路分别产生四路信号。由于四个译码电路相互 独立且输入的时钟信号及数字信号本身同步性存在一定的偏差，产生的四路信号同步性较 差，这将导致PM0S四相电流源的开关管在一段时间内处于非稳定的工作状态，产生一个较 大的开关噪声。同时，由于四个译码电路相互独立，在四路驱动信号中的两路相反信号在相 互翻转电位时，其翻转交叉点的位置无法确定。若该两路信号翻转的交叉点位置远高于开 关管开启的电位，则四个开关管都处于关断状态，PM0S四相电流源中源管的漏极会逐渐积 累电荷导致源管进入线性区，当某一开关管进入导通状态时，该开关管所对应的电流输出 端会产生一个很大的毛刺，使整个DAC的动态性能急剧恶化，称为电荷堆积效应。
[0006] 由此可见，由于传统的PM0S四相电流源开关驱动信号产生四路驱动信号的同步 性较差，且信号翻转交叉点无法确定，降低了 DAC的动态性能。传统的PM0S四相电流源开 关驱动电路无法满足电流舵型DAC越来越高的性能要求。
【发明内容】
[0007] 本发明的目的在于克服目前PM0S四相电流源的开关驱动信号翻转同步性较差的 缺点，提供一种PMOS四相电流源开关驱动电路，提高四路驱动信号的翻转同步性，并降低 四路驱动信号的翻转交叉点，消除PM0S四相电流源的电荷堆积效应。
[0008] 为实现上述目的，本发明采用PM0S四相电流源开关驱动电路，其特征在于，包括 信号产生电路、一级锁存电路、二级锁存电路、通路控制电路和交叉点调整电路；
[0009] 所述信号产生电路，产生四相开关信号并输出至一级锁存电路和通路控制电路；
[0010] 所述一级锁存电路，包括宽长比相同的四个低电位锁存器NL，用于对信号产生电 路输出的四相开关信号延迟后输出至二级锁存电路及交叉点调整电路；
[0011] 所述二级锁存电路，对一级锁存电路输出的一次延迟后的四相开关信号再一次延 迟后输出至通路控制电路；
[0012] 所述通路控制电路，产生通路控制信号并输出至交叉点调整电路；
[0013] 所述交叉点调整电路，包括宽长比相同的八个三态门TP，连接在四个低电位锁存 器NL的输出端之间，用于利用通路控制电路输出的通路控制信号控制八个三态门的工作 状态，对四个低电位锁存器NL输出的一次延迟后的四相开关信号进行调整，以降低该四相 开关信号的翻转交叉点，并输出至外部的PM0S四相电流源；
[0014] 每个三态门TP的宽长比至少为每个低电位锁存器NL宽长比的二倍。
[0015] 上述PM0S四相电流源的开关驱动电路，其特征在于信号产生电路，包括第一与非 门NAND1、第二与非门NAND2、第三与非门NAND3和第四与非门NAND4 ;
[0016] 所述第一与非门NAND1，其两个输入端分别输入正数字信号D与正时钟信号CLK， 其输出端输出四相开关信号的第一路信号A1 ;
[0017] 所述第二与非门NAND2,其两个输入端分别输入正数字信号D与负时钟信号行卫， 其输出端输出四相开关信号的第二路信号A2 ;
[0018] 所述第三与非门NAND3,其两个输入端分别输入负数字信号D与正时钟信号CLK， 其输出端输出四相开关信号的第三路信号A3 ;
[0019] 所述第四与非门NAND4,其两个输入端分别输入负数字信号D与负时钟信号?ΕΚ 其输出端输出四相开关信号的第四路信号Α4。
[0020] 上述PM0S四相电流源的开关驱动电路，其特征在于所述四个低电位锁存器NL，其 连接关系如下，
[0021] 第一低电位锁存器NL1，其输入端输入四相开关信号的第一路信号Α1，其时钟控 制端输入锁存时钟信号LCLK，其输出端输出延迟的四相开关信号的第一路信号Β1 ;
[0022] 第二低电位锁存器NL2,其输入端输入四相开关信号的第二路信号Α2,其时钟控 制端输入锁存时钟信号LCLK，其输出端输出延迟的四相开关信号的第二路信号Β2 ;
[0023] 第三低电位锁存器NL3,其输入端输入四相开关信号的第三路信号A3,其时钟控 制端输入锁存时钟信号LCLK，其输出端输出延迟的四相开关信号的第三路信号Β3 ;
[0024] 第四低电位锁存器NL4,其输入端输入四相开关信号的第四路信号Α4,其时钟控 制端输入锁存时钟信号LCLK，其输出端输出延迟的四相开关信号的第四路信号Β4。
[0025] 上述P0MS四相电流源的开关驱动电路，其特征在于二级锁存电路，包括第一高电 位锁存器PL1、第二高电位锁存器PL2、第三高电位锁存器PL3和第四高电位锁存器PL4 ;
[0026] 所述第一高电位锁存器PL1，其输入端输入延迟的四相开关信号的第一路信号 B1，其时钟控制端输入锁存时钟信号LCLK，其输出端输出二次延迟的四相开关信号的第一 路信号C1 ;
[0027] 所述第二高电位锁存器PL2,其输入端输入延迟的四相开关信号的第二路信号 B2,其时钟控制端输入锁存时钟信号LCLK，其输出端输出二次延迟的四相开关信号的第二 路信号C2 ;
[0028] 所述第三高电位锁存器PL3,其输入端输入延迟的四相开关信号的第三路信号 B3,其时钟控制端输入锁存时钟信号LCLK，其输出端输出二次延迟的四相开关信号的第三 路信号C3 ;
[0029] 所述第四高电位锁存器PL4,其输入端输入延迟的四相开关信号的第四路信号 B4,其时钟控制端输入锁存时钟信号LCLK，其输出端输出二次延迟的四相开关信号的第四 路号C4。
[0030] 上述PM0S四相电流源的开关驱动电路，其特征在于通路控制电路，包括第一或非 门N0R1、第二或非门N0R2、第三或非门N0R3、第四或非门N0R4、第五或非门N0R5、第六或非 门N0R6、第七或非门N0R7和第八或非门N0R8 ;
[0031] 所述第一或非门N0R1，其两个输入端分别输入四相开关信号的第一路信号A1和 二次延迟的四相开关信号的第四路信号C4,其输出端输出通路控制信号的第一路信号D1 ;
[0032] 所述第二或非门N0R2,其两个输入端分别输入四相开关信号的第一路信号A1和 二次延迟的四相开关信号的第二路信号C2,其输出端输出通路控制信号的第二路信号D2 ;
[0033] 所述第三或非门N0R3,其两个输入端分别输入四相开关信号的第二路信号A2和 二次延迟的四相开关信号的第一路信号C1，其输出端输出通路控制信号的第三路信号D3 ;
[0034] 所述第四或非门N0R4,其两个输入端分别输入四相开关信号的第二路信号A2和 二次延迟的四相开关信号的第三路信号C3,其输出端输出通路控制信号的第四路信号D4 ;
[0035] 所述第五或非门N0R5,其两个输入端分别输入四相开关信号的第三路信号A3和 二次延迟的四相开关信号的第二路信号C2,其输出端输出通路控制信号的第五路信号D5 ;
[0036] 所述第六或非门N0R6,其两个输入端分别输入四相开关信号的第三路信号A3和 二次延迟的四相开关信号的第四路信号C4,其输出端输出通路控制信号的第六路信号D6 ; [0037] 所述第七或非门N0R7,其两个输入端分别输入四相开关信号的第四路信号A4和 二次延迟的四相开关信号的第三路信号C3,其输出端输出通路控制信号的第七路信号D7 ;
[0038] 所述第八或非门N0R8,其两个输入端分别输入四相开关信号的第四路信号A4和 二次延迟的四相开关信号的第一路信号C1，其输出端输出通路控制信号的第八路信号D8。
[0039] 上述PM0S四相电流源的开关驱动电路，其特征在于所述的八个三态门TP，其连接 关系如下：
[0040] 第一三态门TP1，其输入端与第一低电位锁存器NL1的输出端连接，其输出端与第 四低电位锁存器NL4的输出端连接，其使能端输入通路控制信号的第一路信号D1 ;
[0041] 第二三态门TP2,其输入端与第一低电位锁存器NL1的输出端连接，其输出端与第 二低电位锁存器NL2的输出端连接，其使能端输入通路控制信号的第二路信号D2 ;
[0042] 第三三态门TP3,其输入端与第二低电位锁存器NL2的输出端连接，其输出端与第 一低电位锁存器NL1的输出端连接，其使能端输入通路控制信号的第三路信号D3 ;
[0043] 第四三态门TP4,其输入端与第二低电位锁存器NL2的输出端连接，其输出端与第 三低电位锁存器NL3的输出端连接，其使能端输入通路控制信号的第四路信号D4 ;
[0044] 第五三态门TP5,其输入端与第三低电位锁存器NL3的输出端连接，其输出端与第 二低电位锁存器NL2的输出端连接，其使能端输入通路控制信号的第五路信号D5 ;
[0045] 第六三态门TP6,其输入端与第三低电位锁存器NL3的输出端连接，其输出端与第 四低电位锁存器NL4的输出端连接，其使能端输入通路控制信号的第六路信号D6 ;
[0046] 第七三态门TP7,其输入端与第四低电位锁存器NL4的输出端连接，其输出端与第 三低电位锁存器NL3的输出端连接，其使能端输入通路控制信号的第七路信号D7 ;
[0047] 第八三态门TP8,其输入端与第四低电位锁存器NL4的输出端连接，其输出端与第 一低电位锁存器NL1的输出端连接，其使能端输入通路控制信号的第八路信号D8。
[0048] 本发明与现有技术相比具有如下优点：
[0049] 1)本发明通过一级锁存电路提高了四相开关信号的同步性，减小了 PM0S四相电 流源的开关噪声；
[0050] 2)本发明通过交叉点调整电路降低了四相开关信号的反转交叉点，消除了 PM0S 四相电流源的电荷堆积效应，提高了 DAC的动态性能；
[0051] 3)本发明电路结构重复性较高，有利于相应集成电路版图设计。
【专利附图】
【附图说明】
[0052] 图1为本发明的结构框图；
[0053] 图2为本发明的电路原理图；
[0054] 图3为图2中数字信号、时钟信号、锁存时钟信号和四相开关信号A的时序关系 图；
[0055] 图4为图2中锁存时钟信号LCLK、四相开关信号A、一次延迟的四相开关信号B和 二次延迟的四相开关信号C的时序关系图；
[0056] 图5为图2中四相开关信号A、二次延迟的四相开关信号C的时序关系和通路控制 信号D的时序关系图；
[0057] 图6为图2中通路控制信号D和一次延迟的四相开关信号B的时序关系图；
[0058] 图7为交叉点调整电路对图6中一次延迟的四相开关信B调整前后的波形对比 图。
【具体实施方式】
[0059] 下面结合附图对本发明作详细说明。
[0060] 参照图1，本发明包括信号产生电路1、一级锁存电路2、二级锁存电路3、通路控制 电路4和交叉点调整电路5。信号产生电路1产生四相开关信号A分别输出给一级锁存电 路2和通路控制电路4 ;一级锁存电路2对四相开关信号A延迟后输出一次延迟的四相开关 信号B给二级锁存电路3及交叉点调整电路5 ;二级锁存电路3对一次延迟后的四相开关信 号B再一次延迟后输出二次延迟的四相开关信号C给通路控制电路4 ;通路控制电路4利 用四相开关信号A和二次延迟的四相开关信号C产生通路控制信号D并输出至交叉点调整 电路5 ;交叉点调整电路5利用通路控制信号D对一次延迟后的四相开关信号B进行调整， 降低一次延迟后的四相开关信号B的翻转交叉点，并将该调整后的一次延迟的四相开关信 号B输出至外部的PMOS四相电流源。
[0061] 上述各单元的结构形式可采用现有不同的电路结构实现，本发明给出如图2所示 的实施例，用于解释和说明本发明，并不局限于这种结构形式。
[0062] 参照图2,本发明的各单元电路结构如下：
[0063] 所述信号产生电路1，包括第一与非门NAND1、第二与非门NAND2、第三与非门 NAND3和第四与非门NAND4。该第一与非门NAND1的两个输入端分别输入来自外部的正数 字信号D与正时钟信号CLK，由这两个信号产生四相开关信号的第一路信号A1 ;该第二与 非门NAND2的两个输入端分别输入来自外部的正数字信号D与负时钟信号?ΙΚ，由这两个 信号产生四相开关信号的第二路信号Α2 ;该第三与非门NAND3的两个输入端分别输入来自 外部的负数字信号S与正时钟信号CLK，由这两个信号产生四相开关信号的第三路信号A3 ; 该第四与非门NAND4的两个输入端分别输入来自外部的负数字信号D与负时钟信号--Μ, 由这两个信号产生四相开关信号的第四路信号Α4。这四路四相开关信号Al、Α2、A3、Α4输 出至一级锁存电路2,同时还输出至通路控制电路4。图3给出了信号产生电路利用来自外 部的正数字信号d、负数字信号5、正时钟信号clk和负时钟信号--?产生的四相开关信号 Α1、Α2、Α3、Α4的波形图。
[0064] 所述一级锁存电路2,包括第一低电位锁存器NL1、第二低电位锁存器NL2、第三低 电位锁存器NL3和第四低电位锁存器NL4。该第一低电位锁存器NL1的输入端输入四相开 关信号的第一路信号Α1，时钟控制端输入来自外部的锁存时钟信号LCLK，第一低电位锁存 器NL1将四相开关信号的第一路信号Α1延迟半个锁存时钟周期后输出，作为一次延迟的四 相开关信号的第一路信号Β1 ;该第二低电位锁存器NL2的输入端输入四相开关信号的第二 路信号Α2,时钟控制端输入来自外部的锁存时钟信号LCLK，第二低电位锁存器NL2将四相 开关信号的第二路信号Α2延迟半个锁存时钟周期后输出，作为一次延迟的四相开关信号 的第二路信号Β2 ;该第三低电位锁存器NL3的输入端输入四相开关信号的第三路信号A3， 时钟控制端输入来自外部的锁存时钟信号LCLK，第一低电位锁存器NL1将四相开关信号的 第三路信号A3延迟半个锁存时钟周期后输出，作为一次延迟的四相开关信号的第三路信 号Β3 ;该第四低电位锁存器NL4的输入端输入四相开关信号的第四路信号Α4,时钟控制端 输入来自外部的锁存时钟信号LCLK，第一低电位锁存器NL1将四相开关信号的第四路信号 Α4延迟半个锁存时钟周期后输出，作为一次延迟的四相开关信号的第四路信号M。这四路 一次延迟的四相开关信号Β1、Β2、Β3、Β4输出至二级锁存电路3,同时还输出至交叉点调整 电路5。图4给出了一级锁存电路2在来自外部的锁存时钟信号LCLK的控制下，对四相开 关信号六1、4243、八4延迟后输出的一次延迟的四相开关信号81、82、83、84的波形图。
[0065] 所述二级锁存电路3,包括第一高电位锁存器PL1、第二高电位锁存器PL2、第三高 电位锁存器PL3和第四高电位锁存器PL4。该第一高电位锁存器PL1的输入端输入一次延 迟后的四相开关信号的第一路信号Β1，时钟控制端输入来自外部的锁存时钟信号LCLK，第 一高电位锁存器PL1将一次延迟后的四相开关信号的第四路信号Β1再延迟半个锁存时钟 周期后输出，作为二次延迟的四相开关信号的第一路信号C1 ;该第二高电位锁存器PL2的 输入端输入一次延迟后的四相开关信号的第二路信号Β2,时钟控制端输入来自外部的锁存 时钟信号LCLK，第二高电位锁存器PL2将一次延迟后的四相开关信号的第二路信号Β2再 延迟半个锁存时钟周期后输出，作为二次延迟的四相开关信号的第二路信号C2 ;该第三高 电位锁存器PL3的输入端输入一次延迟后的四相开关信号的第三路信号B3,时钟控制端输 入来自外部的锁存时钟信号LCLK，第三高电位锁存器PL3将一次延迟后的四相开关信号的 第三路信号B3再延迟半个锁存时钟周期后输出，作为二次延迟的四相开关信号的第三路 信号C3 ;该第四高电位锁存器PL4的输入端输入一次延迟后的四相开关信号的第四路信号 B4,时钟控制端输入来自外部的锁存时钟信号LCLK，第四高电位锁存器PL4将一次延迟后 的四相开关信号的第四路信号Μ再延迟半个锁存时钟周期后输出，作为二次延迟的四相 开关信号的第四路信号C4。这四路二次延迟的四相开关信号Cl、C2、C3、C4输出至通路控 制电路4。
[0066] 图4给出了二级锁存电路3在来自外部的锁存时钟信号LCLK的控制下，对一次延 迟后的四相开关信号Β1、Β2、Β3、Β4再一次延迟后输出的二次延迟的四相开关信号C1、C2、 C3、C4的波形图。
[0067] 所述通路控制电路4,包括第一或非门N0R1、第二或非门N0R2、第三或非门N0R3、 第四或非门N0R4、第五或非门N0R5、第六或非门N0R6、第七或非门N0R7和第八或非门 N0R8。该第一或非门N0R1的两个输入端分别输入四相开关信号的第一路信号A1和二次延 迟的四相开关信号的第四路信号C4,由这两个信号产生通路控制信号的第一路信号D1 ;该 第二或非门N0R2的两个输入端分别输入四相开关信号的第一路信号A1和二次延迟的四相 开关信号的第二路信号C2,由这两个信号产生通路控制信号的第二路信号D2 ;该第三或非 门N0R3的两个输入端分别输入四相开关信号的第二路信号A2和二次延迟的四相开关信号 的第一路信号C1，由这两个信号产生通路控制信号的第三路信号D3 ;该第四或非门N0R4的 两个输入端分别输入四相开关信号的第二路信号A2和二次延迟的四相开关信号的第三路 信号C3,由这两个信号产生通路控制信号的第四路信号D4 ;该第五或非门N0R5的两个输入 端分别输入四相开关信号的第三路信号A3和二次延迟的四相开关信号的第二路信号C2， 由这两个信号产生通路控制信号的第五路信号D5 ;该第六或非门N0R6的两个输入端分别 输入四相开关信号的第三路信号A3和二次延迟的四相开关信号的第四路信号C4,由这两 个信号产生通路控制信号的第六路信号D6 ;该第七或非门N0R7的两个输入端分别输入四 相开关信号的第四路信号A4和二次延迟的四相开关信号的第三路信号C3,由这两个信号 产生通路控制信号的第七路信号D7 ;该第八或非门N0R8的两个输入端分别输入四相开关 信号的第四路信号A4和二次延迟的四相开关信号的第一路信号C1，由这两个信号产生通 路控制信号的第八路信号D8。这八路通路控制信号D1、D2、D3、D4、D5、D6、D7、D8输出至交 叉点调整电路5。图5给出了通路控制电路4利用四相开关信号A1、A2、A3、A4和二次延迟 的四相开关信号Cl、C2、C3、C4产生的通路控制信号Dl、D2、D3、D4、D5、D6、D7、D8的波形 图。
[0068] 所述交叉点调整电路5,包括第一三态门TP1、第二三态门TP2、第三三态门TP3、第 四三态门TP4、第五三态门TP5、第六三态门TP6、第七三态门TP7和第八三态门TP8。每个 三态门TP的宽长比都为低电压锁存器NL宽长比的二倍或二倍以上，使得其驱动能力远大 于低电压锁存器的驱动能力，当两者同时对PM0S四相电流源输出时，三态门的输出将起主 要作用。本实例取每个三态门TP的宽长比为低电压锁存器NL宽长比的二倍。
[0069] 该第一三态门TP1的输入端与第一低电位锁存器NL1的输出端连接，输出端与第 四低电位锁存器NL4的输出端连接，使能端输入通路控制信号的第一路信号D1，当D1为高 电平时，第一三态门TP1工作，TP1在B1降至低电位之前阻止Μ的电位升高，推迟了 Μ电 位升高的时刻，而在Β1降至低电位之后使Μ的电位快速升高；
[0070] 该第二三态门ΤΡ2的输入端与第一低电位锁存器NL1的输出端连接，输出端与第 二低电位锁存器NL2的输出端连接，使能端输入通路控制信号的第二路信号D2,当D2为高 电平时，第二三态门ΤΡ2工作，ΤΡ2在Β1降至低电位之前阻止Β2的电位升高，推迟了 Β2电 位升高的时刻，而在Β1降至低电位之后使Β2的电位快速升高；
[0071] 该第三三态门ΤΡ3的输入端与第二低电位锁存器NL2的输出端连接，输出端与第 一低电位锁存器NL1的输出端连接，使能端输入通路控制信号的第三路信号D3,当D3为高 电平时，第三三态门ΤΡ3工作，ΤΡ3在Β2降至低电位之前阻止Β1的电位升高，推迟了 Β1电 位升高的时刻，而在Β2降至低电位之后使Β1的电位快速升高；
[0072] 该第四三态门ΤΡ4的输入端与第二低电位锁存器NL2的输出端连接，输出端与第 三低电位锁存器NL3的输出端连接，使能端输入通路控制信号的第四路信号D4,当D4为高 电平时，第四三态门ΤΡ4工作，ΤΡ4在Β2降至低电位之前阻止Β3的电位升高，推迟了 Β3电 位升高的时刻，而在Β2降至低电位之后使Β3的电位快速升高；
[0073] 该第五三态门ΤΡ5的输入端与第三低电位锁存器NL3的输出端连接，输出端与第 二低电位锁存器NL2的输出端连接，使能端输入通路控制信号的第五路信号D5,当D5为高 电平时，第五三态门ΤΡ5工作，ΤΡ5在Β3降至低电位之前阻止Β2的电位升高，推迟了 Β2电 位升高的时刻，而在Β3降至低电位之后使Β2的电位快速升高；
[0074] 该第六三态门ΤΡ6的输入端与第三低电位锁存器NL3的输出端连接，输出端与第 四低电位锁存器NL4的输出端连接，使能端输入通路控制信号的第六路信号D6,当D6为高 电平时，第六三态门ΤΡ6工作，ΤΡ6在Β3降至低电位之前阻止Μ的电位升高，推迟了 Μ电 位升高的时刻，而在Β3降至低电位之后使Μ的电位快速升高；
[0075] 该第七三态门ΤΡ7的输入端与第四低电位锁存器NL4的输出端连接，输出端与第 三低电位锁存器NL3的输出端连接，使能端输入通路控制信号的第七路信号D7,当D7为高 电平时，第七三态门ΤΡ7工作，ΤΡ7在Μ降至低电位之前阻止Β3的电位升高，推迟了 Β3电 位升高的时刻，而在Μ降至低电位之后使Β3的电位快速升高；
[0076] 该第八三态门ΤΡ8的输入端与第四低电位锁存器NL4的输出端连接，输出端与第 一低电位锁存器NL1的输出端连接，使能端输入通路控制信号的第八路信号D8,当D8为高 电平时，第八三态门ΤΡ8工作，ΤΡ8在Μ降至低电位之前阻止Β1的电位升高，推迟了 Β1电 位升高的时刻，而在Μ降至低电位之后使Β1的电位快速升高。
[0077] 图6给出了输入交叉点调整电路5的通路控制信号D1、D2、D3、D4、D5、D6、D7、D8 与一次延迟的四相开关信号B1、B2、B3、B4的波形图。交叉点调整电路在通路控制信号D的 控制下，推迟一次延迟的四相开关信号Bl、B2、B3、B4中电位由低升高的时刻，并提高电位 升高的速度，使得一次延迟的四相开关信号B的翻转交叉点降低。图7给出了交叉点调整 电路5对一次延迟后的四相开关信号B1、B2、B3、B4调整前后的波形图。
[0078] 以上描述仅是对本发明的一个具体实例，并不构成对本发明的任何限制。显然对 于本领域的专业人员来说，在了解了本
【发明内容】
和原理之后，都可能在不背离本发明原理、 结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明四相的修正和 改变仍在本发明的权利要求保护范围之内。
【权利要求】
1. 一种PMOS四相电流源的开关驱动电路，其特征在于，包括信号产生电路（1)、一级 锁存电路（2)、二级锁存电路（3)、通路控制电路（4)和交叉点调整电路（5); 所述信号产生电路（1)，产生四相开关信号并输出至一级锁存电路（1)和通路控制电 路⑷； 所述一级锁存电路（2)，包括宽长比相同的四个低电位锁存器NL，用于对信号产生电 路（1)输出的四相开关信号延迟后输出至二级锁存电路（3)及交叉点调整电路（5); 所述二级锁存电路（3)，对一级锁存电路（2)输出的一次延迟后的四相开关信号再一 次延迟后输出至通路控制电路（4); 所述通路控制电路（4)，产生通路控制信号并输出至交叉点调整电路（5); 所述交叉点调整电路（5)，包括宽长比相同的八个三态门TP，连接在四个低电位锁存 器NL的输出端之间，用于利用通路控制电路（4)输出的通路控制信号控制八个三态门的工 作状态，对四个低电位锁存器NL输出的一次延迟后的四相开关信号进行调整，以降低该四 相开关信号的翻转交叉点，并输出至外部的PM0S四相电流源； 每个三态门TP的宽长比至少为每个低电位锁存器NL宽长比的二倍。
2. 根据权利要求1所述PM0S四相电流源的开关驱动电路，其特征在于信号产生电路 (1)，包括第一与非门NAND1、第二与非门NAND2、第三与非门NAND3和第四与非门NAND4 ; 所述第一与非门NAND1，其两个输入端分别输入正数字信号D与正时钟信号CLK，其输 出端输出四相开关信号的第一路信号A1 ; 所述第二与非门NAND2,其两个输入端分别输入正数字信号D与负时钟信号CLK，其输 出端输出四相开关信号的第二路信号A2 ; 所述第三与非门NAND3,其两个输入端分别输入负数字信号D与正时钟信号CLK，其输 出端输出四相开关信号的第三路信号A3 ; 所述第四与非门NAND4,其两个输入端分别输入负数字信号D与负时钟信号?Π ?,其输 出端输出四相开关信号的第四路信号Α4。
3. 根据权利要求1所述PM0S四相电流源的开关驱动电路，其特征在于所述四个低电 位锁存器NL，其连接关系如下， 第一低电位锁存器NL1，其输入端输入四相开关信号的第一路信号Α1，其时钟控制端 输入锁存时钟信号LCLK，其输出端输出延迟的四相开关信号的第一路信号Β1 ; 第二低电位锁存器NL2,其输入端输入四相开关信号的第二路信号Α2,其时钟控制端 输入锁存时钟信号LCLK，其输出端输出延迟的四相开关信号的第二路信号Β2 ; 第三低电位锁存器NL3,其输入端输入四相开关信号的第三路信号A3,其时钟控制端 输入锁存时钟信号LCLK，其输出端输出延迟的四相开关信号的第三路信号Β3 ; 第四低电位锁存器NL4,其输入端输入四相开关信号的第四路信号Α4,其时钟控制端 输入锁存时钟信号LCLK，其输出端输出延迟的四相开关信号的第四路信号Β4。
4. 根据权利要求1所述POMS四相电流源的开关驱动电路，其特征在于二级锁存电路 (3)，包括第一高电位锁存器PL1、第二高电位锁存器PL2、第三高电位锁存器PL3和第四高 电位锁存器PL4 ; 所述第一高电位锁存器PL1，其输入端输入延迟的四相开关信号的第一路信号B1，其 时钟控制端输入锁存时钟信号LCLK，其输出端输出二次延迟的四相开关信号的第一路信号 C1 ； 所述第二高电位锁存器PL2,其输入端输入延迟的四相开关信号的第二路信号B2,其 时钟控制端输入锁存时钟信号LCLK，其输出端输出二次延迟的四相开关信号的第二路信号 C2 ； 所述第三高电位锁存器PL3,其输入端输入延迟的四相开关信号的第三路信号B3,其 时钟控制端输入锁存时钟信号LCLK，其输出端输出二次延迟的四相开关信号的第三路信号 C3 ； 所述第四高电位锁存器PL4,其输入端输入延迟的四相开关信号的第四路信号M，其 时钟控制端输入锁存时钟信号LCLK，其输出端输出二次延迟的四相开关信号的第四路信号 C4。
5. 根据权利要求1所述PMOS四相电流源的开关驱动电路，其特征在于通路控制电路 (4)，包括第一或非门N0R1、第二或非门N0R2、第三或非门N0R3、第四或非门N0R4、第五或非 门N0R5、第六或非门N0R6、第七或非门N0R7和第八或非门N0R8 ; 所述第一或非门N0R1，其两个输入端分别输入四相开关信号的第一路信号A1和二次 延迟的四相开关信号的第四路信号C4,其输出端输出通路控制信号的第一路信号D1 ; 所述第二或非门N0R2,其两个输入端分别输入四相开关信号的第一路信号A1和二次 延迟的四相开关信号的第二路信号C2,其输出端输出通路控制信号的第二路信号D2 ; 所述第三或非门N0R3,其两个输入端分别输入四相开关信号的第二路信号A2和二次 延迟的四相开关信号的第一路信号C1，其输出端输出通路控制信号的第三路信号D3 ; 所述第四或非门N0R4,其两个输入端分别输入四相开关信号的第二路信号A2和二次 延迟的四相开关信号的第三路信号C3,其输出端输出通路控制信号的第四路信号D4 ; 所述第五或非门N0R5,其两个输入端分别输入四相开关信号的第三路信号A3和二次 延迟的四相开关信号的第二路信号C2,其输出端输出通路控制信号的第五路信号D5 ; 所述第六或非门N0R6,其两个输入端分别输入四相开关信号的第三路信号A3和二次 延迟的四相开关信号的第四路信号C4,其输出端输出通路控制信号的第六路信号D6 ; 所述第七或非门N0R7,其两个输入端分别输入四相开关信号的第四路信号A4和二次 延迟的四相开关信号的第三路信号C3,其输出端输出通路控制信号的第七路信号D7 ; 所述第八或非门N0R8,其两个输入端分别输入四相开关信号的第四路信号A4和二次 延迟的四相开关信号的第一路信号C1，其输出端输出通路控制信号的第八路信号D8。
6. 根据权利要求1所述PMOS四相电流源的开关驱动电路，其特征在于所述的八个三 态门TP，其连接关系如下： 第一三态门TP1，其输入端与第一低电位锁存器NL1的输出端连接，其输出端与第四低 电位锁存器NL4的输出端连接，其使能端输入通路控制信号的第一路信号D1 ; 第二三态门TP2,其输入端与第一低电位锁存器NL1的输出端连接，其输出端与第二低 电位锁存器NL2的输出端连接，其使能端输入通路控制信号的第二路信号D2 ; 第三三态门TP3,其输入端与第二低电位锁存器NL2的输出端连接，其输出端与第一低 电位锁存器NL1的输出端连接，其使能端输入通路控制信号的第三路信号D3 ; 第四三态门TP4,其输入端与第二低电位锁存器NL2的输出端连接，其输出端与第三低 电位锁存器NL3的输出端连接，其使能端输入通路控制信号的第四路信号D4 ; 第五三态门TP5,其输入端与第三低电位锁存器NL3的输出端连接，其输出端与第二低 电位锁存器NL2的输出端连接，其使能端输入通路控制信号的第五路信号D5 ; 第六三态门TP6,其输入端与第三低电位锁存器NL3的输出端连接，其输出端与第四低 电位锁存器NL4的输出端连接，其使能端输入通路控制信号的第六路信号D6 ; 第七三态门TP7,其输入端与第四低电位锁存器NL4的输出端连接，其输出端与第三低 电位锁存器NL3的输出端连接，其使能端输入通路控制信号的第七路信号D7 ; 第八三态门TP8,其输入端与第四低电位锁存器NL4的输出端连接，其输出端与第一低 电位锁存器NL1的输出端连接，其使能端输入通路控制信号的第八路信号D8。
【文档编号】H03K17/567GK104113315SQ201410336320
【公开日】2014年10月22日 申请日期:2014年7月15日 优先权日:2014年7月15日
【发明者】庄奕琪, 汤华莲, 贾伟泉, 张丽, 许蓓蕾, 曾志斌 申请人:西安电子科技大学