多信号开关电路、电流开关单元电路、锁存电路、电流相加型dac、和半导体集成电路、视频...的制作方法

专利名称：多信号开关电路、电流开关单元电路、锁存电路、电流相加型dac、和半导体集成电路、视频 ...的制作方法
技术领域：
本发明涉及在多信号开关电路中用于防止设备误匹配等导致的定时误差，或在 使用本开关电路的D/A转换器中在高速下也能得到良好的失真特性的对策。
背景技术：
现在，在半导体集成电路中，开关电路被用于多种用途。作为使用开关电路的 例子，有电流相加型D/A转换器(以下称为DAC)。图7表示现有的电流相加型DAC的结构。在图7中，1是开关电路，10是电流 开关单元，I是电流源，0是非反相输出端子，NO是反相输出端子。上述电流开关单元 10被并联连接，其数量由位数决定。各上述电流开关单元10具有与电源电压连接的上述 电流源I，和连接在上述电流源I、上述非反相输出端子O和上述反相输出端子NO间的 上述开关电路1。根据数字输入值切换上述开关电路1，选择使从上述电流源I输出的电 流流入上述非反相输出端子O还是流入上述反相输出端子NO。这样的结构记载于专利 文献1。通过根据数字输入值控制开关电路1，得到与数字输入值对应的差动模拟输出 值。大多在上述非反相输出端子O和上述反相输出端子NO上分别连接电阻，将输出电 流转换为电压来使用。图8(a)示出上述电流开关单元10的结构例。另外，图8(b)示出上述电流开关 单元10的电流源I的内部结构。在图8(a)和(b)中，S1 S2是开关，D1是第1控制 信号，D2是第2控制信号，vbiasl是第1偏压，vbias2是第2偏压，P1是电流源晶体 管，P2是栅-阴晶体管。上述电流源I由串联连接的上述电流源晶体管P1和上述栅-阴 晶体管P2构成，在各栅极端子提供上述第1偏压vbiasl、第2偏压vbias2。上述开关电路1中，在上述电流源I与上述非反相输出端子O之间连接有上述开 关S1，在上述电流源I与上述反相输出端子NO之间连接有上述开关S2，上述开关S1由 上述第1控制信号D1驱动，上述开关S2由上述第2控制信号D2驱动。以上是电流开 关单元的结构。存在如下课题，即在上述开关电路1中，控制信号的切换定时是重要的，控制 信号的变化定时偏离所希望的定时成为故障或失真的原因。因此，为了不产生故障或失 真，设置用于控制开关电路1的开关控制电路。图9(a)和图9(b)示出用于控制这样的 开关电路1的现有的开关控制电路的结构。在图9(a)和图9(b)中，IN1是第1输入信号，IN2是第2输入信号，D1是第 1控制信号，D2是第2控制信号，CLK是时钟，2是开关控制电路，4是开关，5是反相 器(或缓冲器)，11a、lib是2输入锁存电路。上述第1输入信号IN1和上述第2输入
信号IN2构成差动信号。图9(a)的开关控制电路2，如专利文献2记载的那样，按上述时钟CLK同时开闭的2个上述开关4中分别被输入输入信号INI、IN2，上述开关4的输出被依次传输到 上述2输入锁存电路11a、2个上述反相器5、上述2输入锁存电路lib。按照上述时钟CLK控制上述开关4，使2个输入信号INI、IN2的定时一致而输 入到后续的电路。上述开关4仅在时钟为“H”的期间将输入信号INI、IN2输入上述 2输入锁存电路11a，在时钟为“L”的期间上述2输入锁存电路11a输入为OPEN。因 此，第一个2输入锁存电路11a起到即使在输入为OPEN时也保持信号的作用。用上述 反相器5缓冲所保持的信号，在上述2输入锁存电路lib锁存最终的信号以不产生定时误 差，从而输出到开关电路1。另外，图9(b)的开关控制电路2中，在上述2输入锁存电路11a的2个输入端 子上分别连接Nch晶体管N1，与这些Nch晶体管N1串联地连接由Nch晶体管构成的开 关4。上述开关4断开时，输入数据路径无效，利用上述2输入锁存电路11a与输入数据 无关地保持输出数据。上述开关接通时，输入数据路径有效，因此与输入相对地输出反 转信号。另外，图9(a)所示的上述2输入锁存电路11(a)由2个反相器构成，各反相器构 成为将2个差动信号INI、IN2中的一个信号与输入连接，将另一信号与输出连接。这2 个反相器的输入输出相互反转连接而构成锁存电路。另外，作为锁存电路的其他结构也 有如下结构，如图10所示，用2个2输入NAND电路，在NAND电路的2个输入上分别 输入差动输入信号的1个和另一 NAND电路的输出。接着，以图9(a)的开关控制电路2为例说明锁存电路11a的工作。在输入到上述2输入锁存电路11a的2个信号INI、IN2变化时是差动信号， 因此，一方是“H” 一 “L”，另一方是“L” 一 “H”这样变化。在此，应该 “H” 一 “L”变化的信号的定时比“L” 一 “H”变化的信号的定时延迟。于是，一
个反相器在输出仍为“H”的状态下输入开始变为“H”。于是，反相器的输出，即另 一方的信号因反相器而开始变为“L”。因此，2个差动输入信号即使在输入信号多少产 生定时偏差时，也能通过锁存电路11a而以相同定时变化，防止定时误差。其他电路例 的情况也进行同样的工作，因此省略说明。如以上那样，对于2个输入信号(1对差动信号)，通过使用上述2个反相器的锁 存电路，能够使构成该差动信号的2个信号彼此的变化为同一定时，能够很好地防止定 时误差。接着，图11(a)示出具有2对控制信号时的现有的开关控制电路的结构例。在该图，D3是第3控制信号，D4是第4控制信号，NCLK是反相输出时钟，6” 是NAND电路。上述开关控制电路2具有4个上述NAND电路6”。4个上述NAND 电路6”分别将上述第1输入信号IN1和上述时钟CLK、上述第2输入信号IN2和上述 时钟CLK、上述第1输入信号IN1和上述反转时钟NCLK、上述第2输入信号IN2和上 述反转时钟NCLK作为输入。各NAND电路6”的输出由缓冲器5缓冲，成为第1 4 控制信号D1 D4。以上是现有的4输入开关控制电路2的结构。在该4输入开关控制电路2中，在上述时钟CLK为“H”期间上述第1控制信 号D1、第2控制信号D2输出差动信号，在上述时钟CLK为“L”期间上述第3控制信 号D3、第4控制信号D4输出差动信号。另外，在不输出差动信号期间被复位。即，成
5为图11(b)那样的值。由该图可知，在输入3信号以上的多信号开关电路中，1对信号存在不输出差动 信号的期间，因而并非始终差动工作。因此，存在如下课题，即对于差动输入信号仅一 方信号反转即可的现有的反相器型2输入锁存电路，不能用于防止3信号以上的输入信号 的定时误差，不能在3信号以上的多信号开关电路中有效防止定时误差。接着，作为使用4输入开关控制电路的例子，图12(a) (c)示出用于电流相加 型DAC等的现有的电流开关单元电路的结构的例子。图12(a)所示的开关电路1，在上述电流源I与上述非反相输出端子0之间连接 有开关S1和S3，在上述电流源I与上述反相输出端子NO之间连接有开关S2和S4，上 述开关S1由第1控制信号D1驱动，上述开关S2由第2控制信号D2驱动，上述开关S3 由第3控制信号D3驱动，上述开关S4由第4控制信号D4驱动。如图8所示，通常，开关电路1能够用1对开关来实现，图12(a)所示的开关电 路1，具有开关SI、S2和开关S3、S4这2对开关。这2对开关S1 S4交替输出差动 信号，不输出差动信号期间复位，即两方都为OFF。通过具有2对开关，按每个时钟周 期使4个开关中相同数量的开关变为ON和OFF的状态，在开关的公共节点即源极电压上 产生的噪声集中出现在采样频率付近。将该开关电路用于DAC时，噪声成分在高频侧集 中，因此具有信号频带的噪声变小的优点。将该结构称为Differential quad-switching，记 载于非专利文献1等中。但是，例如在接通的开关从例如开关S1切换为开关S3时，电流源I的电流从通 过开关S1流入非反相输出端子0的状态切换为通过开关S3流入非反相输出端子0的状 态。此时，开关S1从ON变为OFF的定时与开关S3从OFF变为ON的定时不完全一 致，从非反相输出端子0输出的电流过渡性地变动。但是，当接通的开关从开关S2切换 到关S4时，从反相输出端子0来看的电流从零向零变化，不发生变动。这样，存在从非 反相输出端子0和反相输出端子NO来看的噪声成分的频率具有数据依赖性这一课题。图12(b)和图12(c)示出上述电流开关单元电路10的其他例子。在该图中，D5 是第5控制信号，D6是第6控制信号，S5、S6是开关，OR是复位输出端子，la、lb是 电流源。图12(b)具有2个电流源la、lb,在电流源la与非反相输出端子0之间连接有 开关S1，在电流源la与反相输出端子NO之间连接有开关S2，在电流源lb与非反相输出 端子O之间连接有开关S3，在电流源lb与反相输出端子NO之间连接有开关S4，在电流 源la与复位输出端子OR之间连接有开关S5，在电流源lb与复位输出端子OR之间连接 有开关S6。上述开关S1和S2，开关S3和S4分别交替输出差动信号。在没有输出差动信 号期间，电流源I的电流被输入到复位输出端子OR。通过这样的结构，与Differential quad-switching同样地按每个时钟使相同数量的开关变为ON和OFF的状态。图12(c)所示的电路，仅使用图12(b)的一半。在开关SI、S2不输出信号而电 流被输出到复位输出端子OR期间，DAC的输出也为复位状态。图12 (b)和图12 (c)如专利文献3记载的那样，均被称为RTZ (Return-to-zero) 开关，与Differential quad-switching同样，每次使相同数量的开关变为ON和OFF状态。因此，开关的公共节点即源极电压不产生数据依赖的噪声，但从输出侧来看的噪声存在 数据依赖性。现有技术文献<专利文献>专利文献1 美国专利第7034733号说明书专利文献2 美国专利第5689257号说明书专利文献3 美国专利第6061010号说明书<非专利文献>非专利文献 1 IEEE journal OF SOLID-STATE CIRCUITS、VOL.37、 NO.10、OCTOBER 2002 "A Digital—to—Analog Converter Based on Differential Quad Switching” (Sungkyung Park@Seoul National University)

发明内容
如上所述，在现有的1对差动信号的开关电路中，在输入信号与输出信号之间 插入由2个反相器构成的锁存电路，从而能够有效地防止差动信号之间的定时误差，但 是在3个信号以上的多信号开关电路中，存在不输出差动信号的期间，因此无法使用由 上述那样的2个反相器构成的锁存电路，存在产生定时误差这一缺陷。另外，在如图12(a) 图12(c)所示那样的现有的电流开关单元电路中，作为公 共节点的源极电压不产生数据依赖的噪声，但是出现了在输出侧来看的噪声成分存在数 据依赖的课题。本发明的第1目的在于，在3信号以上的多信号开关电路中，有效地防止这些信 号之间的定时误差。另外，本发明的第2目的在于，在电流开关单元电路中，消除从作为公共节点 的源极电压的输出侧来看的噪声的数据依赖性，从而使该噪声不受数据变化而具有均勻 频率成分。为了达到上述第1目的，本发明的多信号开关电路采用如下结构，即具有3个以 上的控制信号，通过将3信号以上同时锁存，防止控制信号间的定时误差。并且，为了达到上述第2目的，本发明的电流开关单元电路，在多个输入信号 端子与非反相输出端子和反相输出端子之间分别连接电容，在不产生电流路径的变化导 致的噪声时，使电容耦合导致的噪声产生，或除了设置成对的信号输出用开关外还另设 置成对的复位用开关，信号输出用开关不被切换时切换复位用开关，而使公共源极电压 的变动周期恒定，从而消除从公共源极电压的输出侧来看的噪声的数据依赖性。具体而言，本发明的多信号开关电路的特征在于具有N个开关元件，其中 N≥3,上述N个开关元件被输入用于切换导通/非导通的N个控制信号，M个上述控制 信号相互控制变化的定时，其中3≤M≤N。由此，由于M个控制信号相互控制变化的定时，所以能够有效防止输入信号的 定时误差产生。本发明的电流开关单元电路包括电流源电路、具有L对开关元件对的差动开关 电路、非反相输出节点、以及反相输出节点，其中L≥2，选择使从上述电流源电路输出的电流流入上述非反相输出节点或反相输出节点中的任意一个，该电流开关单元电路的 特征在于在控制与上述反相输出节点连接的开关元件的L个控制信号和上述非反相输 出节点之间分别连接L个电容，在控制与上述非反相输出节点连接的开关元件的L个控制 信号和上述反相输出节点之间分别连接L个电容。由此，预先设定电容值使得电流路径的变化导致的噪声的影响与电容耦合导致 的噪声的影响相等时，从输出侧来看的噪声、从作为公共节点的源极侧来看的噪声都不 依赖于数据而具有均勻的频率成分。本发明的锁存电路的特征在于具有M个信号，这M个信号分别反馈其他 (M-I)个信号，其中M23。由此，M个信号的变化定时相同，从而能够防止这些信号定时误差产生。本发明的电流开关单元电路的特征在于包括电流源电路、具有K对开关元 件对和复位用的复位开关元件的子开关电路、非反相输出节点、反相输出节点、复位输 出节点，其中K21，上述开关元件对的任意一个和上述复位开关元件的任意一个同时导 通，将从上述电流源电路输出的电流分流而流入上述非反相输出节点或反相输出节点的 任意一个以及复位输出节点。由此，来自电流源电路的电流被分流而流入数据输出用的开关元件对的任意一 个和复位开关元件对的任意一个，在数据变化时，数据输出用的开关元件对切换，复位 开关元件对不切换，另一方面，在数据不变时，数据输出用的开关元件对不切换，复位 开关元件对切换，因此，公共源极电压的变动周期恒定。如上所述，根据本发明，在具有3个以上控制信号的开关电路中，能够防止信 号间的定时误差，在电流开关单元电路中，使公共源极电压的变动周期恒定，从而能够 消除从公共源极电压的输出侧来看的噪声的数据依赖性。


图1(a)是表示本发明实施方式1中的多信号开关电路的整体结构的图，图1(b) 是表示该多信号开关电路具备的开关控制电路的内部结构的图，图1(c)是表示该开关控 制电路具备的4输入锁存电路的内部结构的图，图1(d)是表示该开关控制电路具备的其 他4输入锁存电路的内部结构的图，图1(e)是表示该开关控制电路的其他内部结构例的 图。图2 (a)是表示该开关控制电路的变形例的图，图1(b)是表示该开关控制电路具 备的3输入锁存电路的内部结构的图。图3是表示本发明实施方式2中的电流开关单元电路的结构的图。图4(a)是表示本发明实施方式3中的4输入锁存电路的内部结构的图，图4(b) 是表示该4输入锁存电路的具体例的图。图5是表示该4输入锁存电路的变形例的图。图6(a)是表示本发明实施方式4中的电流开关单元电路的结构的图，图6(b)是 表示该电流开关单元电路的变形例的图。图7是表示现有的电流相加型DAC的结构的图。图8(a)是表示现有的电流开关单元电路的结构例的图，图8(b)是表示该电流开关单元电路中包含的电流源的内部结构的图。图9(a)是表示现有的开关控制电路的结构例的图，图9(b)是表示该开关控制电 路其他结构例的图。图10是表示现有的2输入锁存电路的结构例的图。图11(a)是表示现有的4输入开关控制电路的结构的图，图11(b)是说明来自该 4输入开关控制电路的4个控制信号的输出情况的图。图12(a)是表示现有的电流开关单元的结构的图，图12(b)是表示该电流开关单 元的其他结构的图，图12(c)是表示该电流开关单元的又一其他结构的图。图13是表示现有的Differential quad-switching型电流开关单元的结构的图。附图标记的说明INl第1输入信号IN2第2输入信号1N3第3输入信号1N4第4输入信号Dl 第1控制信号D2 第2控制信号D3 第3控制信号D4 第4控制信号D5 第5控制信号D6 第6控制信号CLK 时钟NCLK 反转时钟1开关电路
2开关控制电路
34输入锁存电路
4开关
5反相器(缓冲器)
6逻辑电路
6，NOR电路
6，，NAND电路
7锁存单位单元
93输入锁存电路
10电流开关单元
112输入锁存电路
I电流源
la、Ib电流源
O非反相输出端子
NO反相输出端子
OR复位输出端子
ORl、2复位输出端子Pl 电流源晶体管P2 栅-阴晶体管Nl 输入晶体管Sl S6 开关Cl C4 电容vbiasl 第 1 偏压vbias2 第 2 偏压
具体实施例方式以下，参照附图来说明本发明的实施方式。(实施方式1)图1(a) 图1(d)是表示本发明实施方式1中的多信号开关电路的图。在该图中，3a、3b是4输入锁存电路，6，是NOR电路，6”是NAND电路，
7是锁存单位单元。如图1 (a)的框图所示，利用从开关控制电路2输出的4个控制信号 Dl D4，驱动开关电路1内的开关。图1 (b)表示上述开关控制电路2的内部结构，4个控制信号INl IN4分别被 输入到按时钟CLK同时开闭的4个开关4，上述4个开关4的输出依次传输到4输入锁存 电路3a、上述反相器(or缓冲器)5、4输入锁存电路3b。上述4输入锁存电路3a由4个锁存单位单元7构成，各上述锁存单位单元7分别 具有NOR电路6’。在各NOR电路6’中，其输出与上述输入的4个控制信号INl IN4中的1个连接，与其输出连接的信号以外的剩余3个信号作为输入。另外，上述4输 入锁存电路3b由4个上述锁存单位单元7构成，各上述锁存单位单元7分别作为开关元 件具有NAND电路(逻辑电路)6”。在各NAND电路6”中，其输出分别与4个输入信 号INl IN4中的1个连接，与其输出连接的信号以外的剩余3个信号作为输入。使用 上述NAND电路6”，举例示出取4个信号INl IN4中的1个为“L”、3个为“H” 时的情况，根据信号的组合选择适当的逻辑电路。以上是本实施方式1中的多信号开关 电路的结构。接着，说明本实施方式1的工作。首先，说明图1(b)的开关控制电路2。利用上述时钟CLK控制上述4个开关 4，4个输入信号INl IN4的变化定时一致，输入到上述4输入锁存电路3a。仅在时钟 为“H”的期间将输入信号INl IN4输入上述4输入锁存电路3a，在时钟为“L”的 期间4输入锁存电路3a的输入为OPEN。因此，该4输入锁存电路3a在输入为OPEN时 也起到保持信号的作用。利用上述反相器5缓冲所保持的信号，用上述4输入锁存电路 3b锁存最终的信号而输出到开关电路1，使得该4信号INl IN4间不产生定时误差。接着，图1(e)示出开关控制电路2的另一结构例。该图的开关控制电路2是如 下结构，在上述4输入锁存电路3b的4个输入端子上分别连接由Nch晶体管构成的输入 晶体管Ni，在这些输入晶体管Nl上分别串联连接由Nch晶体管构成的开关4。在图1(c)的开关控制电路2中，预先进行定时设计，使得时钟CLK为“L”期间输入信号INl IN4变化。时钟CLK为“L”期间，即使输入信号INl IN4变化， 4个开关4也为OFF，因此，输出信号不变。在此期间，用4输入锁存电路3b保持输出 信号。在时钟CLK为“L”期间输入信号INl IN4变化的情况下，开关4为ON时， 在时钟CLK从“L”变为“H”的定时输入信号INl IN4为有效，输出信号变化。这 样，按时钟CLK用上述4输入锁存电路3b锁存同步的信号，输出到开关电路1。在此，在具有4个输入信号INl IN4的4输入锁存电路3b中，4输入信号中一 定是仅有1个输入信号为“L”，其他3个输入信号为“H”，因此，即使要变为“L” 的输入信号的定时比所希望的定时延迟，在其他3个输入信号变为“H”时，由于NAND 电路6”的输入3个都是“H”，所以与该NAND电路6”的输出连接的输入信号开始 变化为要取“L”。因此，4个输入信号INl IN4间的定时的偏差，通过使用上述4输 入锁存电路3b而被可靠地消除。这样，通过在具有4个输入信号INl IN4的开关控制电路2中，插入同时控制 这4个输入信号INl IN4的定时的4输入锁存电路3b，能够防止产生输入信号INl IN4的定时误差。上述4输入开关控制电路2，不仅能够应对4输入信号的情况，也能应对具有3 输入信号或5输入信号以上的情况。图2示出用于3输入信号的开关控制电路的具体例。 可以将3输入组合为2组等来使用。这些能够用于使用Differential quad-switching或RTZ switching的电流相加型 DAC等中。通过设置使用以上这样的开关控制电路2的多信号开关电路，在具有3个以上输 入信号的多信号开关电路中，能够防止定时误差。(实施方式2)图3是示出本发明实施方式2中的电流开关单元电路的结构的一例的图。在图3中，用于电流相加型DAC等的电流开关单元电路10，正如用现有例说明 的那样，由开关电路1选择使从电源供给的电流源(电流源电路)1的电流流入非反相输 出端子O还是流入反相输出端子NO。上述开关电路1具有图1(b)所示的开关控制电路 2，来自开关控制电路2的第1 第4控制信号Dl D4被输入。该开关电路1是差动 开关电路，包括根据第1和第2控制信号Dl、D2工作的1对开关对(开关元件对)Si、 S2，和根据第3和第4控制信号D3、D4工作的另一对开关对(开关元件对)S3、S4。 上述开关电路1在图3中仅示出1个，但在构成电流相加型DAC时，将该开关电路1作 为子开关电路，如图7那样并联连接2个以上的子开关电路1。在上述电流开关单元电路10中做成如下结构，在非反相输出端子O与第2和第 4控制信号D2、D4之间，以及反相输出端子NO与第1和第3控制信号Dl、D3之间分 别连接有电容Cl C4。以上是本实施方式2中的电流开关单元电路的结构。接着，说明本实施方式2的工作。在开关电路1中，端子Dl与非反相输出端子 O之间，以开关Sl的栅极-漏极间电容耦合，在端子D3与非反相输出端子O之间，以 开关S3的栅极-漏极间电容耦合。例如，当接通的开关从开关Sl切换到开关S3时，开 关Sl的栅极-漏极间电容的一端Dl和开关S3的栅极-漏极间电容的一端D3变化，因 此，另一端的非反相输出端子O也跟随变化。因此，从非反相输出端子O来看时，产生与端子Dl、D3的变动对应的噪声。此时，与非反相输出端子O连接的电容Cl、C3的 另一端D2、D4不变，因此，不产生由与电容Cl、C3的电容耦合导致的噪声。另外， 导通的开关从开关S2切换为开关S4时，与非反相输出端子O以开关的栅极_漏极间电容 耦合的Dl、D3不变，因此，不产生从非反相输出端子O来看的开关的栅极-漏极间电容 导致的噪声。但是，与非反相输出端子O连接的上述电容Cl、C3的另一端D2、D4都 变动，因此，在非反相输出端子O上产生通过上述电容Cl、C3的电容耦合导致的噪声。 另外，接通的开关Sl — S4或S3 — S2等那样变化的情况也同样。因此，预先设定电容值使得开关的栅极-漏极间电容导致的噪声的影响与电容 Cl C4导致的噪声的影响相等时，从输出侧来看的噪声、从作为公共节点的源极侧来看 的噪声都不依赖于数据而具有均勻的频率成分。这样，对于具有多对开关的多信号开关电路，通过在非反相输出端子与反相输 出侧的多个信号间、和反相输出端子与非反相输出侧的多个信号间插入电容，能够使从 输出侧来看的噪声为均勻的频率。电容Cl C4也可以使用MOS电容。另夕卜，本实施方式中用Differential quad-switching电路进行了说明，但对于具有多对开关的RTZ (Return-to-zero) switching电
路也能适用。进而，也能适用于从接地供给电流并使用Nch晶体管而构成开关电路的电流开 关单元。图13中作为例子示出这种情况下的Differential quad-switching型的电流开关单兀。利用以上这样的结构，通过使从电流开关单元电路的输出侧来看的噪声为均勻 频率，能够降低信号频带的噪声成分。本实施方式中，作为电流开关单元电路10，说明了具有非反相输出端子O和反 相输出端子NO的电路，但如后所述，也可以做成具有复位输出端子的结构(参照图6)。(实施方式3)接着，说明本发明实施方式3。图4和图5示出本实施方式3中的4输入锁存电 路。在图4(a)的4输入锁存电路3中，6是逻辑电路，与4个输入信号对应地各设 置1个。各逻辑电路6将4个输入信号中的3个输入信号反馈给剩余的1个输入信号。 即，4个输入信号中的1个输入信号与自己的逻辑电路6的输出连接，剩余3个输入信号 与自己的逻辑电路6的输入连接。将其作为锁存单位单元7，对各输入信号进行反馈。 因此，如果是4输入锁存电路，则锁存单位单元7需要4个。另外，此时，利用4个输 入信号的相互关系，选择适当的逻辑电路。例如，4输入信号中必须仅有1个输入信号为
“L”其他3个输入信号为“H”这样电路时，上述逻辑电路6如图4(b)所示那样采用 NAND电路6”即可。图5还示出上述4输入锁存电路3的另一结构例。在该图中，对4个输入信号 设置4个NOR电路6’。在各NOR电路6’中，将1个输入信号和其他3个NOR电路 6’的输出输入到自己O NOR电路6’。将其作为上述锁存单位单元7，对4个输入信 号的每一个各设置1个。该结构例，能够用于4个输入信号中必须仅有1个输入信号为
“L”其他3个输入信号为“H”这样的电路的情况。在其他电路的情况下，逻辑电路6’根据4个输入信号的关系适当选择。以上是本实施方式3中的4输入锁存电路的结 构。接着，说明本实施方式3的工作。首先，说明图4(b)的4输入锁存电路。在具有4个输入信号的4输入锁存电路中，4输入信号中必须仅有1个输入信号 为“L”，其他3个输入信号为“H”的结构的情况下，1个输入信号为“L”时，其他 3个输入信号为“H”值。在此，假设要变为“L”的输入信号的定时比所希望的定时延 迟。但是，其他3个输入信号变为“H”时，NAND电路6”的3个输入均为“H”， 因此，与该NAND电路6”的输出连接的输入信号开始变化为要取“L”。取其他值时 也同样变化。因此，4个输入信号的定时的偏差，通过使用4输入锁存电路而被消除。 图5也大致相同，因此省略说明。这样，在具有4个输入信号的4输入锁存电路中，通过将其他输入信号反馈给各 输入信号，能够使定时一致。因此，采用图4(a)、图4(b)和图5所示的锁存电路作为图 1(b)所示的开关控制电路1内的锁存电路3b。举例示出4输入锁存电路进行了说明，但本发明不仅能适用于4输入信号的情 况，也同样适用于具有3输入信号或5输入信号以上的情况，能够用于实施方式1的开关 控制电路等。(实施方式4)接着，说明本发明实施方式4。图6表示本实施方式4的电流开关单元电路。该电流开关单元电路10的特征在 于具有1对复位输出端子OR1、OR2的结构，和在非反相输出端子O、反相输出端子NO 和上述1对复位输出端子(复位输出节点)0R1、OR2上分别连接电阻R的结构。即，图6(a)所示的电流开关单元电路10具有开关电路1，该开关电路1具有与 图1 (b)所示同样的开关控制电路2，来自该开关控制电路2的第1 第4控制信号D1、 D2、D5、D6被输入。该开关电路1包括根据第1和第2控制信号Dl、D2工作的1 对开关对(开关元件对)Si、S2，和根据第5和第6控制信号D5、D6工作的另1对开关 对(复位用的复位开关元件)S5、S6。并且，电流源I与非反相输出端子O之间连接有 开关Si，电流源I与反相输出端子NO之间连接有开关S2，电流源I与复位输出端子ORl 之间连接有开关S5，电流源I与复位输出端子OR2之间连接有开关S6。上述开关电路1，在图6中仅示出1个，但在构成电流相加型DAC时，将该开关 电路1作为子开关电路，如图7那样并联连接2个以上子开关电路1。具备这些多个子开 关电路1时，将1个以上的所定个子开关电路1作为1单位，构成具有图1(b)的开关控 制电路2的多信号开关电路。接着，说明本实施方式的电流开关单元电路10的工作。电流开关单元电路10中，如用现有例示出的那样，在数据切换时差动的2个开 关Si、S2切换，因此作为这些开关的公共节点的源极电压变动，另一方面，在数据不切 换时，开关Si、S2不变，因此源极电压不变。因此，仅用差动开关将在源极电压上产生 数据依赖的噪声。为了防止该噪声的产生，具有复位用的2个开关S5、S6，该复位用开 关S5、S6也差动工作。S卩，数据变化时复位用开关S5、S6不切换，数据不变时复位用 开关S5、S6切换。因此，从电流源I输出的电流分流而流入差动的2个开关Si、S2中任何一个导通状态的开关，和差动的复位用的2个开关S5、S6中任何一个导通状态的开 关。通过如上工作，源极电压的变动周期变为恒定。另外，将从非反相输出端子O和反相输出端子NO输出的电流用电阻R转换成电 压时，开关Si、S2、S5、S6的漏极-源极间电压不同，由此，有可能输出到非反相输出 端子O或反相输出端子NO的电流与输出到复位输出端子OR1、OR2中任一个的电流不 等。为了防止这种情况，在复位输出端子OR1、OR2上连接电阻，以使开关Si、S2中 接通一方的漏极-源极间电压与复位用开关S5、S6中接通一方的漏极-源极间电压尽可 能相等。也可以代替该结构，而采用在复位输出端子OR1、OR2双方施加能够减轻影响 的恒定电压，在图6(b)中施加接地电位的结构，或采用施加电源电压或最大输出值一半 的电压值或最大输出电压的结构。还可以将施加于2个复位输出端子OR1、OR2的恒定 电压设为电位相互不同。这样，通过具有多个复位用开关OR1、OR2，使开关的公共节点中的噪声的频 率成分均勻，另外，通过在复位输出端子上连接电阻，或施加适当的电压，即使在复位 用开关S5、S6和输出信号用的开关Si、S2同时接通时，也能够防止特性的恶化。本实施方式中，对于从接地供给电流并使用Nch晶体管而构成电流开关单元电 路的电流开关单元也同样能够适用。通过以上这样的结构，能够使电流开关单元电路的从开关公共节点来看的噪声 为均勻频率。本实施方式显然可以合成在图6(a)或图6(b)结构上附加图3的电容Cl C4的结构。工业上的可利用性如上所述，本发明具有能够提高定时精度或改善失真的多信号开关电路，因 此，作为电流相加型DAC、具有其多信号开关电路的半导体集成电路、视频设备，通信 设备是有用的。
权利要求
1.一种多信号开关电路，其特征在于 具有N个开关元件，其中N》，上述N个开关元件被输入用于切换导通/非导通的N个控制信号， M个上述控制信号相互控制变化的定时，其中3SMSN。
2.根据权利要求1所述的多信号开关电路，其特征在于具备将上述M个控制信号同时锁存的锁存电路，相互进行定时控制。
3.根据权利要求2所述的多信号开关电路，其特征在于 上述锁存电路由逻辑电路构成。
4.一种电流开关单元电路，用开关电路选择从电流源输出的电流要流经的路径，其 特征在于上述开关电路是上述权利要求1 3的任意1项所述的多信号开关电路。
5.—种电流开关单元电路，包括电流源电路、具有L对开关元件对的差动开关电路、 非反相输出节点、以及反相输出节点，其中L》，上述电流开关单元电路选择使从上述电流源电路输出的电流流入上述非反相输出节 点或反相输出节点中的任意一个，上述电流开关单元电路的特征在于，上述差动开关电路是上述权利要求1 3的任意 1项所述的多信号开关电路。
6.根据权利要求5所述的电流开关单元电路，其特征在于上述L对开关元件对分别为任意一个开关元件在L周期导通一次，在剩余期间非 导通。
7.—种电流开关单元电路，包括电流源电路、具有K对开关元件对和复位用的复位 开关元件的开关电路、非反相输出节点、反相输出节点、复位输出节点，其中KM，上述电流开关单元电路选择使从电流源电路输出的电流流入上述非反相输出节点、 反相输出节点和复位输出节点中的任意一个，上述电流开关单元电路的特征在于，上述开关电路是上述权利要求1 3的任意1项 所述的多信号开关电路。
8.根据权利要求7所述的电流开关单元电路，其特征在于 上述K对开关元件对的任意一个与复位开关元件交替导通。
9.一种电流开关单元电路，包括电流源电路、具有K对开关元件对和复位用的复位 开关元件的子开关电路、非反相输出节点、反相输出节点、复位输出节点，其中KM，将J个用于选择使从上述电流源电路输出的电流流入上述非反相输出节点、反相输出 节点、和复位输出节点的任意一个的电路并联连接，其中〉2，上述电流开关单元电路的特征在于上述子开关电路中的1个或P个子开关电路是上 述权利要求1 3的任意1项所述的多信号开关电路，其中2让0。
10.根据权利要求9所述的电流开关单元电路，其特征在于上述KXJ对开关元件对分别为任意一个开关元件在KXJ周期导通一次， 在上述电流源电路不与非反相输出节点和反相输出节点连接时，复位开关元件导通O
11.根据权利要求9或10所述的电流开关单元电路，其特征在于上述J个子开关电路由2个以上的开关电路构成，1个以上的开关电路是上述权利要求1 3的任意1项所述的多信号开关电路。
12.一种电流相加型DAC，其特征在于使用上述权利要求1 3的任意1项所述的多信号开关电路或上述权利要求4 11 的任意1项所述的电流开关单元电路。
13.—种锁存电路，其特征在于具有M个信号，这M个信号分别反馈其他(M-I) 个信号，其中M》。
14.根据权利要求13所述的锁存电路，其特征在于具有M个信号和M个逻辑电路，其中M3，上述M个信号分别与对应的逻辑电路的输出相连接，上述M个逻辑电路分别为与 输出相连接的信号以外的(M-I)个信号被输入到自己的逻辑电路的输入。
15.根据权利要求13所述的锁存电路，其特征在于具有M个信号和M个逻辑电路，其中M3，上述M个逻辑电路分别将其他的(M-I)个逻辑电路的输出和1个信号作为输入。
16.根据权利要求2或3所述的多信号开关电路，其特征在于使用上述权利要求13 15的任意1项所述的锁存电路。
17.一种电流开关单元电路，其特征在于使用上述权利要求13 15的任意1项所述的锁存电路或权利要求16所述的多信号 开关电路。
18.—种电流相加型DAC，其特征在于使用上述权利要求13 15的任意1项所述的锁存电路或权利要求16所述的多信号 开关电路。
19.一种半导体集成电路，其特征在于安装有上述权利要求1 3和16的任意1项所述的多信号开关电路、权利要求4 11 和17的任意1项所述的电流开关单元电路、权利要求12或18所述的电流相加型DAC、 或权利要求13 15的任意1项所述的锁存电路。
20.—种视频设备，其特征在于安装有上述权利要求1 3和16的任意1项所述的多信号开关电路、权利要求4 11 和17的任意1项所述的电流开关单元电路、权利要求12或18所述的电流相加型DAC、 或权利要求13 15的任意1项所述的锁存电路。
21.—种通信设备，其特征在于上述权利要求1 3和16的任意1项所述的多信号开关电路、权利要求4 11和17 的任意1项所述的电流开关单元电路、权利要求12或18所述的电流相加型DAC、或权利 要求13 15的任意1项所述的锁存电路。
全文摘要
本发明提供一种多信号开关电路、电流开关单元电路、锁存电路、电流相加型DAC、和半导体集成电路、视频设备、通信设备。在使用4个输入信号IN1～IN4的多信号开关电路中，配置4输入锁存电路(3b)。该4输入锁存电路(3b)，在上述4个信号IN1～IN4中的1个取“L”、3个取“H”时，由4个NAND电路(6”)构成。各NAND电路(6”)的输出分别与上述4个输入信号IN1～IN4中的1个连接，将与输出连接的信号以外的剩余3个信号作为输入。因此，即使在具有3个以上输入信号的多信号开关电路中也能有效防止要输出的多信号间的定时误差。
文档编号H03K3/037GK102017411SQ200980115309
公开日2011年4月13日 申请日期2009年4月6日 优先权日2008年4月30日
发明者德丸美智子, 生驹平治 申请人:松下电器产业株式会社