一种具有多片高速采样芯片的相干接收电路的制作方法
【专利摘要】本实用新型公开了一种具有多片高速采样芯片的相干接收电路，包括相干接收机（1）、高速采样ADC芯片、FPGA芯片（4）、第一时钟扇出芯片（5）、D触发器（6）、第二时钟扇出芯片（7）；高速采样ADC芯片数量采用两片或者四片；高速采样ADC芯片的模拟输入端同相干接收机（1）模拟输出端连接；高速采样ADC芯片的并行数据输出端同FPGA芯片（4）的数据输入口相连接；第一时钟扇出芯片（5）的输出端分别接高速采样ADC芯片的时钟输入端、D触发器（6）的时钟输入端；D触发器（6）的输出端接第二时钟扇出芯片（7）的输入端；第二时钟扇出芯片（7）的输出端分别接高速采样ADC芯片的同步输入端;本实用新型装置可以在一片高速ADC的四个采样通道的采样率无法满足采样要求的情况下，通过采用两片或者四片高速ADC实现提高采样率和提高整体系统传输速率的作用。
【专利说明】一种具有多片高速采样芯片的相干接收电路
【技术领域】
[0001]本实用新型涉及一种具有多片高速采样芯片的相干接收电路，可以用于相干光通信领域和卫星通信领域，本实用新型属于通信领域。
【背景技术】
[0002]相干接收技术近年来在光通信和卫星通信领域得到了广泛的关注。在光通信领域，相干接收技术在100G速率光通信中发挥重要的作用，相干接收通过算法和DSP (Digital Signal Processing)技术补偿色散和偏振带来的信号的畸变，使光传输系统具有足够色散容限和偏振模容限，无需考虑线路传输色度色散和偏振模色散影响，给网络建设和运维带来很多便利，因此成为必然的技术选择。在10G的长距离无中继传输系统中，相干接收也对于提高接收灵敏度、延伸传输距离也起到积极的作用。另外，在卫星光通信领域，随着信息时代的高速发展，卫星通信传输量剧增，宽带卫星通信技术成为卫星通信研宄的热点。相干光通信具有很多潜在优势:可以提高通信系统性能、接收机灵敏度高、而且能够在电域补偿光传输过程中的信号劣化、支持多种调制方式、多电平的调制方式可提高光通信链路的数据容量、波长的选择性好。加上近年来，随着光电器件逐渐成熟，大量关键技术被突破，因此卫星相干光通信又得到了相当大的关注。
[0003]相干接收端包括:相干接收器件、高速采样ADC芯片、DSP芯片以及内部的算法实现。高速采样芯片由于国内的发展仍然滞后，需要依赖国外的厂家，我们能购买到的高速采样芯片采样率相当受限，5Gsps为最高的采样率。如果分成四个采样通道，每个采样通道的采样率最高为1.25Gsps，根据奈奎斯特采样定律，那么支持的系统的传输速率只能是625Mbits/s，因此对于发射端的调制速率进行了很大的限制。
【发明内容】
[0004]本实用新型克服现有技术存在的技术问题，提供了一种具有多片高速采样芯片的相干接收电路，可以解决相干通信系统中单片高速ADC采样芯片采样率不够以至于系统调制速率收到限制的问题。
[0005]本实用新型所采用的技术方案是:
[0006]一种具有多片高速采样芯片的相干接收电路，包括相干接收机、高速采样ADC(Analog-to-Digital)芯片、FPGA芯片、第一时钟扇出芯片、D触发器、第二时钟扇出芯片；高速采样ADC芯片数量为两片或者四片；高速采样ADC芯片的模拟输入端同相干接收机模拟输出端连接，高速采样ADC芯片的并行数据输出端同FPGA芯片的数据输入口相连接；第一时钟扇出芯片的输出端分别接高速采样ADC芯片的时钟输入端、D触发器的时钟输入端；D触发器的输出端接第二时钟扇出芯片的输入端；第二时钟扇出芯片的输出端分别接高速采样ADC芯片的同步输入端。
[0007]所述高速ADC采样芯片采用的型号为EV10AQ190或者EV10AQ160。
[0008]所述第一时钟扇出芯片和第二时钟扇出芯片采用的型号为HMC987。
[0009]所述第一时钟扇出芯片和第二时钟扇出芯片输出的多路时钟信号的相位差小于5ps0
[0010]本实用新型具有下列优点:
[0011]1)本实用新型提供了一种可用于相干接收的含有多片高速ADC的同步和采样电路，可以应用在相干光通信领域，解决单片采样芯片采样率不够的问题；
[0012]2)因为高速ADC芯片的采样率受限，本实用新型装置可以在一片高速ADC的四个采样通道的采样率无法满足采样要求的情况下，通过采用两片或者四片高速ADC实现提高采样率和提高整体系统传输速率的作用，因此，多片高速ADC共同工作的采样电路可以对提高发挥很大的作用；本实用新型装置由时钟扇出芯片以及D触发器构成的同步电路部分保证了多片高速ADC之间的采样同步以及高速ADC采样电路工作稳定。
【专利附图】
【附图说明】
[0013]图1、本实用新型具有两片高速采样芯片的相干接收电路；
[0014]图2、本实用新型两片高速ADC同步使用时ADC工作在双通道模式；
[0015]图3、本实用新型两片高速ADC同步使用时内部采样时钟示意图；
[0016]图4、本实用新型具有四片高速采样芯片的相干接收电路；
[0017]图5、本实用新型四片高速ADC同步使用时ADC工作在单通道模式；
[0018]图6、本实用新型四片高速ADC同步使用时内部采样时钟示意图；
[0019]图7、本实用新型高速ADC芯片采样时钟和同步信号的要求；
[0020]图8、本实用新型D触发器输出的同步信号与时钟信号的关系；
[0021]其中:
[0022]1、相干接收机；2、第一高速采样ADC芯片；
[0023]3、第二高速采样ADC芯片；4、FPGA芯片；
[0024]5、第一时钟扇出芯片；6、D触发器；
[0025]7、第二时钟扇出芯片；8、第三高速采样ADC芯片；
[0026]9、第四高速采样ADC芯片；
【具体实施方式】
[0027]下面结合附图给出具体实施例，进一步说明本实用新型。
[0028]本实用新型实现原理为:相干接收机接收信号光和本振光进行相干之后输出四路电信号，后面的高速采样ADC电路提供四个模拟通道对这四路电信号进行采样；采用本实用新型的多片尚速ADC芯片方案，用两片尚速ADC经过同步之后，每片尚速ADC提供两个通道，每个采样通道的采样率可以是2.5Gsps ;用四片高速ADC芯片经过同步之后，每个高速ADC芯片提供一个通道，每个采样通道的采样率可以达到5Gsps。
[0029]本实用新型的一种具有多片高速采样芯片的相干接收电路，包括:相干接收机1、多片高速米样ADC芯片、FPGA (Field-Programmable Gate Array)芯片4、第一时钟扇出芯片5、D触发器6、第二时钟扇出芯片7。多片高速采样ADC芯片有两种情况:如图1所示的两片高速采样ADC芯片或者是如图4所示的四片高速采样ADC芯片。
[0030]相干接收机输出四路模拟信号Ix、Qx、Iy、Qy，如图1所示，采用两片高速采样ADC同步工作的情况下，每片高速采样ADC工作在双通道模式下，如图3所示，每片高速采样ADC芯片有两个模拟输入端，两片高速采样ADC芯片总共四个模拟输入端，分别对Ix、Qx、Iy、Qy进行采样。如图4所示采用四片高速采样ADC同步工作的情况下，每片高速采样ADC工作在单通道模式下，如图5所示，每片高速采样ADC芯片有一个模拟输入端，四片高速采样ADC芯片总共四个模拟输入端，分别对Ix、Qx、Iy、Qy进行采样。多片高速采样ADC芯片提供四路模拟采样通道分别对相干接收机输出的四路模拟信号进行采样；多片高速采样ADC的时钟和并行数据输出接到FPGA芯片的数据10 口。
[0031]同步电路的具体实施过程是:时钟信号接到第一时钟扇出芯片，由第一时钟扇出芯片产生多路频率同步相位一致的时钟信号；分别接到两种实施例中的两片或者四片的高速采样ADC的时钟输入端，另一路接到D触发器的时钟输入端；由FPGA产生一个同步信号Sync接到D触发器的D触发端，经过D触发器之后，Sync信号的下降沿与时钟信号的沿对齐；然后将该信号送到第二时钟扇出芯片，输出两路或者四路一致的同步信号，分别接到两种实施例中的两片或者四片高速采样ADC芯片的同步输入端。
[0032]如图1所示，这种用于相干接收的含有两片高速采样ADC的同步和采样电路，第一时钟扇出芯片5输入为采样时钟信号，输出为三路时钟信号，这三路时钟信号与输入时钟信号同频、相互之间同相；三路时钟信号分别接到第一高速采样ADC芯片2、第二高速采样ADC芯片3和D触发器6的时钟输入；D触发器6的D输入为同步信号(Sync)，时钟输入接第一时钟扇出芯片5的一路输出，输出接到第二时钟扇出芯片7的输入；第二时钟扇出芯片7输出两路同步信号，分别接到第一高速采样ADC芯片2和第二高速采样ACD芯片3的同步输入。
[0033]如图4所示，这种用于相干接收的含有四片高速采样ADC的同步和采样电路，第一时钟扇出芯片5输入为采样时钟信号，输出为五路时钟信号，这五路时钟信号与输入时钟信号同频、相互之间同相；五路时钟信号分别接到第一高速ADC采样芯片2、第二高速ADC采样芯片3、第三高速采样ADC芯片8、第四高速采样ADC芯片9和D触发器6的时钟输入；D触发器6的D输入为同步信号(Sync)，时钟输入接第一时钟扇出芯片5的一路输出，输出接到第二时钟扇出芯片7的输入；第二时钟扇出芯片7输出四路同步信号，分别接到第一高速采样ADC芯片2、第二高速采样ADC芯片3、第三高速采样ADC芯片8、第四高速采样ADC芯片9的同步输入。
[0034]同步电路用来保证多片高速采样ADC芯片的采样同步，时钟信号Clk经过第一时钟扇出芯片产生N(两片高速采样ADC芯片时N = 3、四片高速采样ADC芯片时N = 5)路频率一致、相位对齐的时钟信号，分别接到多片高速采样ADC芯片的时钟输入端和D触发器的时钟输入端；由FPGA芯片产生一路同步信号Sync，Sync信号被送到D触发器的D输入端，由于高速采样ADC芯片对采样时钟与同步信号的关系有如图7所示的要求，Ν0Κ表示不允许的区域，D触发器可以将同步信号和时钟信号的一个沿对齐，如图8所示，以保证ADC芯片不进入Ν0Κ的状态山触发器的输出信号被送到第二时钟扇出芯片，由第二时钟扇出芯片输出多路相位对齐的同步信号，分别接到多片高速采样ADC芯片的同步信号输入端。同步电路使多片高速采样ADC芯片具有频率相同、相位对齐的时钟信号和相位对齐的同步信号，因此可以保证采样时刻完全一致。
[0035]一片高速采样ADC可以工作在四通道模式下，也可以工作在如图2所示双通道模式或者是如图5所示单通道模式。工作在双通道模式的时候两个通道的采样率都可以变为2.5Gsps，工作在单通道模式的时候，一个通道的采样率可以达到5Gsps，因此本实用新型的方案提高了高速采样ADC芯片的采样率和相干系统的调制速率。本实用新型的一个关键是多片高速采样芯片有频率一致相位对齐的时钟信号和相位对齐的同步信号，从而保证了多片高速采样ADC芯片采样的同步。以及使用D触发器，D输入端输入同步信号，时钟输入端输入时钟信号，保证了同步信号和时钟信号的上升下降沿对齐，从而保证了采样电路的稳定。
[0036]本实用新型高速ADC采样芯片采用的型号为EV10AQ190或者EV10AQ160。所述第一时钟扇出芯片5和第二时钟扇出芯片7采用的型号为HMC987。所述第一时钟扇出芯片5和第二时钟扇出芯片7输出的多路时钟信号的相位差小于5ps，使输出的多路时钟信号和同步信号的相位差小于5ps，可以保证多片高速ADC芯片的时钟和同步信号相位对齐，保证了采样性能。
[0037]以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属【技术领域】的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
【权利要求】
1.一种具有多片高速采样芯片的相干接收电路，其特征在于:包括相干接收机(I)、高速采样ADC芯片、FPGA芯片(4)、第一时钟扇出芯片(5)、D触发器(6)、第二时钟扇出芯片(7);高速采样ADC芯片数量为两片或者四片；高速采样ADC芯片的模拟输入端同相干接收机(I)模拟输出端连接，高速采样ADC芯片的并行数据输出端同FPGA芯片(4)的数据输入口相连接；第一时钟扇出芯片(5)的输出端分别接高速采样ADC芯片的时钟输入端、D触发器(6)的时钟输入端；D触发器(6)的输出端接第二时钟扇出芯片(7)的输入端；第二时钟扇出芯片(7)的输出端分别接高速采样ADC芯片的同步输入端。
2.根据权利要求1所述的一种具有多片高速采样芯片的相干接收电路，其特征在于:所述高速ADC采样芯片采用的型号为EV10AQ190或者EV10AQ160。
3.根据权利要求1所述的一种具有多片高速采样芯片的相干接收电路，其特征在于:所述第一时钟扇出芯片(5)和第二时钟扇出芯片(7)采用的型号为HMC987。
4.根据权利要求1所述的一种具有多片高速采样芯片的相干接收电路，其特征在于:所述第一时钟扇出芯片(5)和第二时钟扇出芯片(7)输出的多路时钟信号的相位差小于5ps0
【文档编号】H03M1/54GK204231329SQ201420708497
【公开日】2015年3月25日 申请日期:2014年11月21日 优先权日:2014年11月21日
【发明者】曹丽, 宋新明, 黄丽艳, 何国良, 江毅, 贾小铁, 刘昭伟, 雷学义 申请人:武汉光迅科技股份有限公司