通信装置、通信系统和纠错帧生成方法与流程

本发明涉及通信装置、通信系统和纠错帧生成方法。

背景技术：

为了移动通信系统中的宏小区基站的高效运用，正在准备推进将天线装置和基带信号处理装置分离的移动前向回传(Mobile Fronthaul)的导入。CPRI(Common Public Radio Interface)是连接两个装置的有线信号路径的事实标准之一。伴随着智能手机等无线终端的通信量增加，对于连接天线装置和基带信号处理装置的光传输链路也要求大容量化，并且，对于CPRI信号也要求在保持延迟或误差性能等的信号质量的状态下高效地进行复用而传输的方法。

作为光通信中的传输标准的OTN(Optical Transport Network)能够容纳多种客户端信号。并且，在OTN中，通过赋予纠错用的奇偶校验位，能够提高信号的传输质量。

为了缓和长距离光传输中的、信号错误集中而产生的突发错误的影响，在OTN标准中支持交替地发送进行多个纠错编码而成的多个码字、防止错误集中于1个码字的交织。例如，在非专利文献1中，Annex A示出了将交织应用于OTU(Optical channel Transport Unit)帧的方法。

现有技术文献

非专利文献

非专利文献1：ITU-TG.709/Y.1331“Interfaces for the optical transport network”

技术实现要素：

发明要解决的课题

G.709建议(参照非专利文献1)规定的OTN中的标准的纠错方式使用16字节交织的RS(Reed-Solomon)(255，239)码。另外，RS码(n，k)码表示码字的总字节数为n、信息字节数为k的RS码。在该方式中，按照每1个字节收发由255字节构成的16个码字。由于要进行基于交织的数据的排序和与FEC(Forward Error Correction)帧格式对应的信号处理，因此，为了发送1个码字，需要四分之一个OTU(Optical Transport Unit)帧的量作为处理时间。例如，在10.7Gbps的信号速率的OTU2信号中，其相当于大约3μsec的延迟。

但是，对于CPRI信号等，应用于移动前向回传的信号的传输装置要求1μsec以下的低延迟，因此，需要通过减少交织级数来缩短帧格式。在该情况下，需要处理连续数据，因此，需要实现纠错电路的并行化，存在电路规模增大的问题。

此外，在IEEE(Institute of Electrical and Electronic Engineers)802.2av所规定的10G-PON(Passive Optical Network)中，利用无交织操作的RS(255，233)码来发送包含29位的0值的233字节数据。在10G-PON中，可以通过从纠错对象中去除进行64B/66B编码而成的码字的64位中的1位来设置空白期间，并排列在并行数据通路中。可是，虽然该方式适于对突发数据进行处理的10G-PON系统，但不适于对连续数据进行处理的OTN。

本发明是鉴于上述情况而完成的，其目的在于获得能够减小电路规模并降低延迟的通信装置、通信系统和纠错帧生成方法。

用于解决课题的手段

为了解决上述课题，实现目的，本发明是一种通信装置，其特征在于，具有：发送侧移位部，其根据码字编号使信息序列移位；纠错编码电路，其对由所述发送侧移位部移位后的信息序列进行编码，生成码字；以及发送部，在设N、M为自然数时，该发送部按照行编号的顺序发送N行M列的帧，在所述帧的1行中配置1个所述码字，所述帧的行编号与所述码字编号对应，在与待编码的信息序列对应的码字编号不是N的情况下，所述纠错编码电路对第1大小的信息序列进行编码，在所述帧的1行中将所述第1大小的信息序列和该信息序列的纠错奇偶校验位配置成所述纠错奇偶校验位位于该信息序列之后，在与待编码的信息序列对应的码字编号是N的情况下，对第2大小的信息序列和第3大小的固定数据进行编码，在所述帧的1行中将所述第2大小的信息序列、该信息序列的纠错奇偶校验位和固定数据配置成所述纠错奇偶校验位位于所述第2大小的信息序列之后且所述固定数据位于该纠错奇偶校验位之后，其中，所述第2大小小于所述第1大小，所述第3大小是所述第1大小与所述第2大小之差。

发明的效果

本发明的通信装置、通信系统和纠错帧生成方法起到能够降低电路规模并减轻延迟的效果。

附图说明

图1是示出本发明的通信系统的结构例的图。

图2是示出在实施方式的通信系统中使用的帧的帧格式的一例的图。

图3是示出发送装置中的并行数据通路上的数据的一例的图。

图4是示出纠错帧的生成步骤的一例的图。

图5是示出纠错解码处理步骤的一例的图。

具体实施方式

以下，根据附图对本发明的通信装置、通信系统和纠错帧生成方法的实施方式详细地进行说明。另外，本发明不限于本实施方式。

实施方式.

图1是示出本发明的通信系统的实施方式的结构例的图。如图1所示，本实施方式的通信系统具有发送装置1和接收装置2。在本实施方式中，作为本发明的通信装置，以发送装置1和接收装置2为例进行说明。另外，在图1中，以单侧的通信为例进行说明，但在双向地进行相同通信的情况下，1个通信装置具有作为发送装置1的功能和作为接收装置2的功能这两个功能。

如图1所示，发送装置1具有桶式移位器11(发送侧移位部)、纠错编码电路12和发送部13。桶式移位器11和纠错编码电路12由并行化的数字电路构成。

待发送的信息序列作为并行信号输入至桶式移位器11。此外，码字编号输入至桶式移位器11，其中，码字编号表示对信息序列进行编码而成的码字的编号。桶式移位器11生成根据码字编号使并行信号在并行数据通路上移位后的数据，将所生成的移位后的数据和原来的信息序列输出至纠错编码电路12。纠错编码电路12根据码字编号对所输入的信息序列进行纠错编码而生成码字，输出至发送部13。发送部13将码字转换为光信号或无线信号等并进行发送。

如图1所示，接收装置2具有接收部14、帧同步电路15、桶式移位器16(接收侧移位部)和纠错解码电路17。帧同步电路15、桶式移位器16和纠错解码电路17由并行化的数字电路构成。

接收部14接收从发送装置1发送的信号，实施规定的接收处理，输出至帧同步电路15。在从发送装置1发送光信号的情况下，接收部14将光信号转换为电信号，输出至帧同步电路15。帧同步电路15接收从发送装置接收到的码字，识别出帧边界，判断码字编号。帧同步电路15将接收到的码字输出至桶式移位器16，将码字编号输出至桶式移位器16和纠错解码电路17。桶式移位器16基于码字编号，使从帧同步电路15输入的码字在并行数据通路上移位后输出至纠错解码电路17。纠错解码电路17根据码字编号对码字实施纠错处理，恢复原来的信息序列并输出。

图2是示出在本实施方式的通信系统中使用的帧的帧格式的一例的图。如图2所示，在本实施方式的通信系统中使用的帧是以字节单位构成的、16行×255列的帧。在第1行至第15行中，在第1列至第239列配置239字节(第1大小)的信息序列，在最后列(第240列至第255列)配置纠错奇偶校验位。在第16行中，在第1列至第111列配置111字节(第2大小)的信息序列，在中间的第112列至第127列存储纠错奇偶校验位，在最后列(第128列至第255列)配置固定填充位。在固定填充区域可以存储任何值，例如，全部存储“0”的数据。

图2的1行是1个码字，在此，假设利用RS(255，239)码对第1行至第15行进行编码。另外，在此，以基于RS(255，239)码的编码为例进行说明，但是编码的方式不限于此。在使用RS(255，239)码以外的码的情况下，在并行处理中信息序列产生尾数的情况下，也能够应用本实施方式的方法。根据码字的大小确定帧的列数。此外，根据1个码字内的信息序列的大小和并行数据通路的位数确定帧的行数。在此，如后述那样，使用128位的并行数据通路，信息序列是239字节，因此，是16行，但并行数据通路的位数和信息序列的数据大小不限于此，因此，1帧的行数也不限于16行。发送部13从第1行起依次发送图2的各行的数据。

图3是示出发送装置1中的并行数据通路上的数据的一例的图。图3的(a)示出了在不具有桶式移位的情况下的码字的配置例，图3的(b)示出了在进行桶式移位的情况下的码字的一例。在图3中，用1个矩形表示1字节，没有阴影线的矩形表示信息序列。在图3的(a)中，浓的阴影线的矩形表示纠错奇偶校验位的位置，淡的阴影线的矩形表示固定填充位。此外，在图3的(b)中，涂黑部分表示无效数据。

图3的上部的第1段表示并行数据处理时钟，第2段表示用于进行1个码字的处理的时钟组的编号。在此，假设使用128位的并行数据通路，并行数据处理时钟的每1脉冲，在数据通路中并行配置128位(16字节)。如图2所示，1个码字的信息序列是239字节，239字节无法被16字节整除。具体而言，239＝16×15-1，因此，在1个码字的第15个并行数据处理时钟，信息序列是15字节，剩余的1字节被分配给纠错奇偶校验位。因此，在图3的(a)所示的不具有桶式移位的情况下，第1个码字的信息序列的开头与并行数据通路的开头一致，但在第2个码字中向前错开1字节，信息序列的开头与并行数据通路的开头不一致。而且，以在第3个码字中向前错开2字节、在第4个码字中向前错开3字节的方式，16个码字配置成分别每次错开1字节。

在保持着这样错开的状态进行编码处理的情况下，纠错编码电路12需要对码字开头每次错开1字节的16个码字进行处理，电路规模增大。对此，在本实施方式中，如图3的(b)所示，桶式移位器11使第2个以后的码字按照8位、16位这样每次移位1字节，使并行数据通路的开头与各码字的信息序列的开头一致。由此，纠错编码电路12能够与码字的编号无关地对并行化数据通路的配置相同的信息序列进行处理。因此，与不进行桶式移位的图3的(a)的情况相比，能够减小电路规模。

但是，在对第16个码字进行桶式移位时，对应于第16个码字的最后的并行数据处理时钟与对应于第17个码字的最初的并行数据处理时钟重叠。利用桶式移位进行16次向后各错开1字节的处理，由此，产生作为图3的(b)所示的无效数据的数据通路。该无效数据与1个并行数据通路的数据大小一致，与图3的(a)的情况相比，错开1个时钟，因此，如上所述，在对第16个码字进行桶式移位时，对应于第16个码字的最后的并行数据处理时钟和对应于第17个码字的最初的并行数据处理时钟重叠。因此，无法同时对第16个码字和第17个码字进行编码处理。因此，这样的话，需要2个纠错电路。

在本实施方式中，将第16个码字的最后的128位(1个并行数据通路的量)设为固定填充字节，因此，可以不对最后的128位进行编码处理。因此，第17个码字的开头时钟不会与第16个码字的最后的时钟重叠。

另外，纠错编码电路12对于第16个码字，将最终128位视为固定值(例如0)生成纠错奇偶校验位。此外，纠错编码电路12将所生成的纠错奇偶校验位配置在与通过的信息序列连续的规定位置，输出至发送部13。

图4是示出本实施方式的纠错帧的生成步骤的一例的图。首先，将码字编号初始化为m＝1，开始处理，桶式移位器11根据码字编号使信息序列移位(步骤S1)。另外，例如，由控制整个发送装置1的未图示的控制部实施码字编号的初始化和递增，控制部将码字编号输入至纠错电路12和桶式移位器11。判断是否是第N个码字(步骤S2)。在图3的示例中，N是16，一般情况下，N是移位后的合计数据大小(无效数据的大小)成为1个并行数据通路的量的码字的个数。

在不是第N个码字的情况下(步骤S2“否”)，纠错编码电路12实施通常的编码(仅对信息序列进行编码)，生成纠错奇偶校验位(步骤S5)。m递增1(步骤S6)，返回步骤S1。在是第N个码字的情况下(步骤S2“是”)，纠错编码电路12对所输入的信息序列和设定为与最后的固定填充位的量相应的0的数据进行编码，生成纠错奇偶校验位(步骤S3)。然后，将纠错奇偶校验位配置在与通过的信息序列连续的规定位置，最后，插入固定填充位(步骤S4)。通过以上的处理，生成1帧的量的数据。在生成1帧的量(16个码字)的数据后，在接下来的帧的生成中，码字编号被再次初始化为1，然后递增至16。

图5是示出本实施方式的接收装置2中的纠错解码处理步骤的一例的图。在接收装置2中，帧同步电路15实施检测接收到的帧的开头的帧同步处理(步骤S10)。帧同步电路15提取码字编号，通知给后级的桶式移位器16和纠错解码电路17。作为码字编号的提取方法，例如，可以以检测出的帧的开头为基准，根据从开头起的位数求出码字编号。桶式移位器16根据码字编号，与发送侧同样地实施桶式移位，使码字的开头与128位并行化数据通路的开头一致，输出至纠错解码电路17(步骤S11)。纠错解码电路17判断码字编号是否是N(步骤S12)，在码字编号是N的情况下(步骤S12“是”)，纠错解码电路17将最后的128位视为0，实施解码处理，恢复原来的信息序列(步骤S13)。此外，在码字编号不是N的情况下(步骤S12“否”)，实施纠错处理，恢复原来的信息序列(步骤S14)。

如图2所示，在码字汇集于短区间内的帧格式中，码字不会成为2的n(n是整数)次方字节的倍数。因此，存在这样的课题：在并行化的数字信号电路内部，码字的开头与并行化的数字信号的开头错开，编码和解码电路变得复杂。但是，在本实施方式中，为了进行校正，实施桶式移位，随时调整开头，进而将最后的码字的最终数据设为固定填充区域，由此，利用1个编码电路(纠错编码电路12)和解码电路(纠错解码电路17)就能够对接下来的码字的数据进行处理，能够获得抑制电路规模并实现低延迟的效果。

产业上的可利用性

如上所述，本发明的通信装置、通信系统和纠错帧生成方法对于进行纠错编码来发送数据的通信装置是有用的，尤其适于进行并行处理的通信装置。

标号说明

1：发送装置；2：接收装置；11、16：桶式移位器；12：纠错编码电路；13：发送部；14：接收部；15：帧同步电路；17：纠错解码电路。