本发明涉及一种半导体装置，且特别是涉及一种信号比较装置及其控制方法。
背景技术：
：：以比较器为基础的(comparatorbased)模拟数字转换器(Analog-to-DigitalConverter，简称为ADC)一直都是非常热门的研究主题，例如是快闪式(Flash)、折叠式(Folding)、逐次逼近寄存器(SuccessiveApproximationRegister，简称为SAR)以及子区式(Sub-Ranging)等架构的模拟数字转换器。因比较器为基础的模拟数字转换器具备高速、高分辨率、低功耗以及低面积等特性，且随着工艺技术的演进，这些特色将更为显著，故具有较高的系统整合性。另外，搭配自定时(Self-Timed)操作的时序控制机制，可减化该模拟数字转换器内部的时钟脉冲信号产生器的电路复杂度，并增加该模拟数字转换器的采样速度。因此，以自定时比较器为基础的模拟数字转换器逐渐已成为争相研究发展的技术重点之一。然而，当自定时比较器对输入信号进行比较，且此时输入信号的输入差值趋近于零时，自定时比较器将无法在要求的时间区间下顺利产生比较结果。如此一来，自定时比较器会进入亚稳态(MetastableState)。当自定时比较器进入亚稳态时，其下一级的自定时信号将会延后产生，进而影响到系统运行的时序，并导致系统的位错误率(BitErrorRate，简称为BER)提升。因此，如何降低自定时比较器进入亚稳态的机率，将是自定时系统能否长时间正常运行的主要关键。技术实现要素：本发明提供一种信号比较装置及其控制方法，可避免信号比较装置长时间进入亚稳态。本发明的一方面提供一种信号比较装置。此信号比较装置包括第一比较器、自定时时钟脉冲产生器以及控制器。第一比较器接收至少二第一输入信号。第一比较器受控于启用信号。第一比较器根据启用信号而对至少二个第一输入信号的差值进行比较，并产生输出信号。自定时时钟脉冲产生器耦接到第一比较器以接收输出信号，且依据输出信号产生自定时时钟脉冲信号。控制器耦接到自定时时钟脉冲产生器以接收自定时时钟脉冲信号。控制器计算自定时时钟脉冲信号的时间区间，该时间区间与该第一比较器的至少二个第一输入信号相关。控制器判断上述时间区间是否等于或大于临界时间，并根据判断的结果产生亚稳态检测信号。其中当上述时间区间等于或大于临界时间时，控制器输出亚稳态检测信号以作为启用信号，以使第一比较器继续对下一级的至少二个第一输入信号进行比较。于另一观点而言，本本发明的另一方面提供一种信号比较装置的控制方法。此控制方法包括：接收至少二个第一输入信号；根据启用信号而对至少二个第一输入信号的差值进行比较，并产生输出信号；依据输出信号而产生自定时时钟脉冲信号；计算自定时时钟脉冲信号的时间区间，此时间区间与至少二个第一输入信号相关，并判断此时间区间是否等于或大于临界时间；以及根据判断的结果产生亚稳态检测信号。当上述时间区间等于或大于临界时间时，选择亚稳态检测信号以作为启用信号，以使信号比较装置继续对下一级的至少二个第一输入信号进行比较。基于上述，本发明提出的信号比较装置及其控制方法可根据上述自定时时钟脉冲信号的时间区间来产生亚稳态检测信号。其中，时间区间与上述第一输入信号相关。当此时间区间等于或大于临界时间时，选择亚稳态检测信号以作为启用信号，以使第一比较器重置而可继续对下一次的第一输入信号的差值进行比较。本发明计算自定时时钟脉冲信号的时间区间，此时间区间与上述第一比较器的第一输入信号相关，并在此时间区间过长时会使第一比较器重置以离开亚稳态，如此可避免信号比较装置长时间地进入亚稳态而影响自定时比较系统的时序正确性，并降低在自定时操作时的位错误率。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图做详细说明如下。应了解的是，上述一般描述及以下具体实施方式仅为例示性及阐释性的，其并不能限制本发明所欲主张的保护范围。附图说明图1是一种信号比较装置的方块示意图。图2是根据图1所示的信号比较装置的一时序示意图。图3A与图3B是根据图1所示的信号比较装置的自定时时钟脉冲产生器的电路示意图。图4是根据图1所示的信号比较装置的另一时序示意图。图5是根据本发明的一实施例的一种具有亚稳态检测机制的信号比较装置。图6是根据图5所示的信号比较装置的时序示意图。图7A与图7B是根据图5所示的信号比较装置的选择器的电路示意图。图8是根据图5所示的信号比较装置的第一比较器的电路示意图。图9A、图9B、图9C与图9D是根据图5所示的信号比较装置的亚稳态检测器的电路示意图。图10是根据图9所示的亚稳态检测器的时序示意图。图11绘示本发明一实施例的信号比较装置的控制方法的步骤流程图。附图符号说明100：信号比较装置110：第一比较器120：自定时时钟脉冲产生器122：或非门124：或门126：与非门200：信号比较装置210：控制器230：亚稳态检测器232：第二比较器234：与非门236：或门240：选择器242：或非门244：与门320：放电单元340：充电单元810：比较单元S900、S910、S920、S930、S940：步骤CLK_CMP：启用信号CLK_CMPR：反相的启用信号CLK_ST：自定时时钟脉冲信号CLK_STR：反相的自定时时钟脉冲信号GND：接地电压Meta：亚稳态检测信号Meta_R：反相的亚稳态检测信号MN11、MN11’、MN12、MN13、MN14、MN15、MP11、MP12、MP13、MP13’、MP14：晶体管Om、Op：差动输出端S1：关闭状态S2：启动状态S3：重置状态S4：比较状态ST_EN：致能信号T0、T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14：时间Tcmp：时间区间Tmeta：临界时间Valid：有效比较信号VDD：电源电压Vip、Vin：第一输入信号Vip_md、Vin_md：第二输入信号Vmdp、Vmdn：差动输出信号Vom、Vop：差动输出信号ΔVi：第一输入差值ΔVi_md：第二输入差值具体实施方式请参照图1，图1是一种信号比较装置100的方块示意图。信号比较装置100包括第一比较器110以及自定时时钟脉冲产生器(Self-timedClockGenerator)120。第一比较器110接收第一输入信号，并对第一输入信号的差值进行比较。上述的第一输入信号可以是电压信号或是电流信号，但本发明并不以此为限。在本实施例中，第一比较器110所接收的第一输入信号包括第一输入信号Vip与Vin，其中第一输入信号Vip与Vin之间的第一输入差值是ΔVi。另外，第一比较器110也可对超过两个以上的第一输入信号做比较，故本发明并不以此为限。第一比较器110受控于启用信号CLK_CMP以决定第一比较器110的操作模式。第一比较器110根据前述操作模式而对第一输入信号Vip与Vin进行比较，并产生输出信号。此输出信号可以是如图1所示的差动输出信号Vop、Vom，然而本发明并不以此为限。自定时时钟脉冲产生器120耦接到第一比较器110以接收差动输出信号Vop、Vom，且对差动输出信号Vop、Vom进行逻辑运算以产生启用信号CLK_CMP。此外，自定时时钟脉冲产生器120也可受控于致能信号ST_EN以启动或关闭信号比较装置100，但本发明并不以此为限。图2是依照图1所示的信号比较装置100的时序示意图。请同时参照图1与图2，在图2的时间T0之前，由于致能信号ST_EN是位于关闭(Disable)状态S1(例如是逻辑高电平)，因此信号比较装置100将被关闭。在此时，自定时时钟脉冲产生器120所产生的启用信号CLK_CMP是位于重置(Reset)状态S3(例如是逻辑低电平)，而使第一比较器110操作于重置模式(ResetMode)。值得注意的是，此时第一比较器110的差动输出信号Vop、Vom将被重置在一固定逻辑电平上，例如差动输出信号Vop、Vom可被上拉到逻辑高电平，亦或是将差动输出信号Vop、Vom下拉到逻辑低电平。在时间T0之后，由于致能信号ST_EN转换到启动(Enable)状态S2(例如是逻辑低电平)，因此信号比较装置100将被启动而进入比较状态S4(例如是逻辑高电平)。在信号比较装置100启动之后，第一比较器110将对第一输入信号Vip与Vin进行离散时间的信号比较。也就是说，第一比较器110将操作于两种模式，一为比较模式(ComparisonMode)，另一为重置模式。例如，在本实施例中，当启用信号CLK_CMP位于逻辑高电平时，第一比较器110为比较模式；例如当CLK_CMP位于逻辑低电平时，第一比较器110为重置模式。在此同时，自定时时钟脉冲产生器120将以连续时间的方式，不断地接收第一比较器的差动输出信号Vop、Vom以进行逻辑运算，并产生模式控制信号CLK_CMP。当信号比较装置100启动之后(也就是，图2的时间T0之后)，启用信号CLK_CMP会由逻辑低电平转换到逻辑高电平，以使第一比较器110由重置模式进入比较模式。当第一比较器110操作于比较模式时，第一比较器110开始对第一输入信号Vip与Vin进行比较，亦即对第一输入信号Vip与Vin间的第一输入差值ΔVi进行比较。在时间T1到时间T2之间，由于ΔVi大于0，因此第一比较器110的差动输出信号Vop将维持在逻辑高电平，而差动输出信号Vom将被下拉到逻辑低电平。接着，自定时时钟脉冲产生器120接收第一比较器110的差动输出信号Vop、Vom以进行逻辑运算，并产生内部的一有效比较信号Valid，其中有效比较信号Valid用以指示第一比较器110是否完成比较动作。当有效比较信号Valid由逻辑低电平转换到逻辑高电平时，代表此时的第一比较器110已经完成比较动作，因此由自定时时钟脉冲产生器120所产生的启用信号CLK_CMP会由逻辑高电平转换到逻辑低电平，以使第一比较器110从比较模式进入重置模式。在此假设第一比较器110为上拉重置式(Pull-HighReset)比较器，一旦第一比较器110操作于重置模式，则第一比较器110的差动输出信号Vop、Vom将被上拉到逻辑高电平。当第一比较器110完成重置动作后，亦即第一比较器110的差动输出信号Vop、Vom均已被上拉到逻辑高电平，自定时时钟脉冲产生器120内部的有效比较信号Valid会由逻辑高电平转换到逻辑低电平。接着，有效比较信号Valid会通过自定时时钟脉冲产生器120内部的逻辑电路，将启用信号CLK_CMP再次由逻辑低电平转换到逻辑高电平，以使第一比较器110再次操作于比较模式以对下一次的第一输入信号Vip与Vin进行比较。依此类推，在时间T3与时间T4之间，由于第一输入差值ΔVi小于0，因此第一比较器110的差动输出信号Vop将被下拉到逻辑低电平，差动输出信号Vom将被维持在逻辑高电平。此时自定时时钟脉冲产生器120接收第一比较器110的差动输出信号Vop、Vom以进行逻辑运算，并产生内部的有效比较信号Valid。于此时，有效比较信号Valid会由逻辑低电平转换到逻辑高电平，代表此时的第一比较器110已经完成比较动作。因此，由自定时时钟脉冲产生器120所产生的启用信号CLK_CMP会由逻辑高电平转换到逻辑低电平，以使第一比较器110从比较模式进入重置模式。以上所述的信号比较动作，将持续到信号比较装置100关闭为止，亦即致能信号ST_EN由逻辑低电平转换到逻辑高电平为止。为了实现如图2所示的信号比较装置100的操作时序，本发明的一实施例中提供了一种自定时时钟脉冲产生器，如图3A与图3B所示。图3A与图3B是根据图1所示的信号比较装置100的自定时时钟脉冲产生器120的电路示意图。图3A所示的自定时时钟脉冲产生器120是假设第一比较器110在重置模式下，其差动输出信号Vop、Vom是下拉重置形式(Pull-LowReset)。请参照图3A，自定时时钟脉冲产生器120包括或门124以及或非门122。或门124接收差动输出信号Vop、Vom以产生有效比较信号Valid。或非门122接收致能信号ST_EN。或非门122耦接到或门124以接收有效比较信号Valid，并产生自定时时钟脉冲信号CLK_ST，其中自定时时钟脉冲产生器120输出自定时时钟脉冲信号CLK_ST以作为启用信号CLK_CMP。图3B所示的自定时时钟脉冲产生器120是假设第一比较器110在重置模式下，其差动输出信号Vop、Vom是上拉重置形式的另一种实施方法。请参照图3B，自定时时钟脉冲产生器120包括与非门126以及或非门122。与非门126接收差动输出信号Vop、Vom以产生有效比较信号Valid。或非门122接收致能信号ST_EN。或非门122耦接到与非门126以接收有效比较信号Valid，并产生自定时时钟脉冲信号CLK_ST，其中自定时时钟脉冲产生器120输出自定时时钟脉冲信号CLK_ST以作为启用信号CLK_CMP。图3A、图3B所示的自定时时钟脉冲产生器120的运行方式可参照上述图2的说明以类推之，在此不再赘述。请返回参照图1与图2。当第一比较器110的第一输入差值ΔVi改变时，自定时时钟脉冲产生器120所产生的启用信号CLK_CMP的脉冲宽度亦会改变。更精确地说，启用信号CLK_CMP的脉冲宽度是与第一比较器110的第一输入差值ΔVi的大小成反比关系。也就是说，若第一比较器110的第一输入差值ΔVi越小，启用信号CLK_CMP的脉冲宽度越宽，反之亦然。因此，若第一比较器110的第一输入差值ΔVi为零或趋近于零时，启用信号CLK_CMP的脉冲宽度将接近无限大。以下将针对上述状况做详细的说明。图4是根据图1所示的信号比较装置100的另一时序示意图。请同时参照图1与图4，信号比较装置100在时间T5以前的运行类似于上述图2在时间T3以前的运行，在此不再赘述。值得注意的是，在时间T5之后，由于第一比较器110的第一输入差值ΔVi等于零，因此第一比较器110会无法比对出哪个第一输入信号较大而进入亚稳态，也就是第一比较器110让其差动输出信号Vop、Vom的输出电压差过小。如此一来，自定时时钟脉冲产生器120内部的有效比较信号Valid，有可能依旧位于逻辑低电平，使得自定时时钟脉冲产生器120所产生的启用信号CLK_CMP一直保持在逻辑高电平。如此一来，第一比较器110在尚未脱离亚稳态之前，将会持续保持在比较模式中而无法回到重置模式，因而无法进行下一级的第一输入信号的比较动作。为了让信号比较装置100在进入亚稳态后可顺利的脱离亚稳态，本发明的一实施例提供了一种具有亚稳态检测机制的信号比较装置。请参照图5，图5是根据本发明的一实施例的一种具有亚稳态检测机制的信号比较装置200。信号比较装置200包括第一比较器110、自定时时钟脉冲产生器120以及控制器210。第一比较器110接收第一输入信号Vip与Vin。由于，第一比较器110也可对超过两个以上的第一输入信号做比较，故本发明并不以此为限。第一比较器110受控于启用信号CLK_CMP以决定其操作模式。第一比较器110根据启用信号CLK_CMP而对第一输入信号Vip与Vin进行比较，并产生输出信号，其中此输出信号可以是如图5所示的差动输出信号Vop、Vom，然而本发明并不以此为限。自定时时钟脉冲产生器120耦接到第一比较器110以接收输出信号(例如差动输出信号Vop、Vom)，且依据输出信号产生自定时时钟脉冲信号CLK_ST。图5所揭示的第一比较器110与自定时时钟脉冲产生器120在实现时可以等同于图1所示的第一比较器110与自定时时钟脉冲产生器120，因此其运行方式可参考上述图1的说明，在此不再赘述。控制器210耦接到自定时时钟脉冲产生器120以接收自定时时钟脉冲信号CLK_ST。除此之外，控制器210还接收至少二个第二输入信号，例如第二输入信号Vip_md、Vin_md。依据上述图4的说明可知，当第一比较器110进入亚稳态时，自定时时钟脉冲产生器120所产生的自定时时钟脉冲信号CLK_ST会持续地保持在一电压电平，因此控制器210可根据自定时时钟脉冲信号CLK_ST位于此电压电平的时间区间来产生亚稳态检测信号Meta。也就是说，控制器210可计算自定时时钟脉冲信号CLK_ST的时间区间，此时间区间与第一比较器110的第一输入信号Vip与Vin相关，并判断此时间区间是否等于或大于一临界时间，并根据判断的结果来产生亚稳态检测信号Meta。当上述的时间区间等于或大于临界时间时，可认定此时的第一比较器110已进入亚稳态。控制器210可输出上述亚稳态检测信号Meta以作为启用信号CLK_CMP，以使第一比较器110离开亚稳态而可继续对下一次的第一输入信号Vip与Vin进行比较。相对地，当上述时间区间小于上述临界时间时，代表此时的第一比较器110尚未认定进入亚稳态，控制器210选择上述自定时时钟脉冲信号CLK_ST以作为启用信号CLK_CMP。请继续参照图5，在本发明的上述实施例中，控制器210还可接收至少二个第二输入信号，例如第二输入信号Vip_md、Vin_md，但不限于此。然而为了便于说明，故以下将以第二输入信号Vip_md、Vin_md为范例来进行说明。控制器210可包括亚稳态检测器230以及选择器240。亚稳态检测器230接收启用信号CLK_CMP或第二输入信号Vip_md、Vin_md，其中启用信号CLK_CMP与自定时时钟脉冲信号CLK_ST相关。换句话说，亚稳态检测器230可根据自定时时钟脉冲信号CLK_ST位于上述电压电平的时间区间，并判断此时间区间是否等于或大于上述临界时间以产生亚稳态检测信号Meta。选择器240接收自定时时钟脉冲信号CLK_ST。选择器240耦接到亚稳态检测器230以接收亚稳态检测信号Meta。当自定时时钟脉冲信号CLK_ST位于上述电压电平的时间区间等于或大于上述临界时间时，选择器240选择亚稳态检测信号Meta以作为启用信号CLK_CMP。当自定时时钟脉冲信号CLK_ST位于上述电压电平的时间区间小于上述临界时间时，选择器240选择自定时时钟脉冲信号CLK_ST以作为启用信号CLK_CMP。其中，上述临界时间与启用信号CLK_CMP或第二输入信号Vip_md、Vin_md相关。图6是根据图5所示的具有亚稳态检测机制的信号比较装置200的时序示意图。以下请同时参照图5与图6。信号比较装置200在时间T6以前的运行类似于上述图2在时间T3以前的运行，因此其运行方式可参考上述图2的说明，对于细节在此不再赘述。但值得一提的，图6相对于图2新增两组信号，分别为自定时时钟脉冲信号CLK_ST与亚稳态检测信号Meta。在时间T0与T6之间，由于第一比较器110未进入亚稳态，即亚稳态检测器230判断自定时时钟脉冲信号CLK_ST保持在逻辑高电平的时间区间Tcmp小于临界时间Tmeta，故亚稳态检测信号Meta的状态被维持在逻辑低电平。选择器240依旧选择自定时时钟脉冲信号CLK_ST以作为启用信号CLK_CMP。值得一提，该结果足以说明，在一般情况下，当第一比较器110尚未进入亚稳态时，启用信号CLK_CMP与自定时时钟脉冲信号CLK_ST相关。在时间T6到时间T7之间，第一比较器110仍持续操作于比较模式。此时，由于第一比较器110的第一输入差值ΔVi等于零，因此第一比较器110将无法比对出哪个第一输入信号较大而进入亚稳态，亦即第一比较器110让其差动输出信号Vop、Vom的输出电压差过小。如此一来，自定时时钟脉冲产生器120内部的有效比较信号Valid依旧保持在逻辑低电平，使得自定时时钟脉冲产生器120所产生的自定时时钟脉冲信号CLK_ST一直保持在逻辑高电平，从而使得启用信号CLK_CMP仍一直维持在逻辑高电平。由于亚稳态检测器230受控于启用信号CLK_CMP。故此时亚稳态检测器230等同于在检测自定时时钟脉冲信号CLK_ST保持在逻辑高电平的时间区间Tcmp。当时间T7时，时间区间Tcmp等于临界时间Tmeta，因此亚稳态检测信号Meta的状态，由逻辑低电平转换到逻辑高电平，该结果表示第一比较器110已进入亚稳态。值得一提的，临界时间Tmeta是由亚稳态检测器所决定，稍后将针对该电路的实施例做说明。接着，选择器240将选择亚稳态检测信号Meta以作为启用信号CLK_CMP，且启用信号CLK_CMP由逻辑高电平转换到逻辑低电平，亦即第一比较器110将由比较模式转换到重置模式，该结果表示控制器210确实可协助第一比较器110脱离亚稳态。在时间T8时，第一比较器110的差动输出信号Vop、Vom皆被重置为逻辑高电平，使得有效比较信号Valid仍一直维持在逻辑低电平，因此自定时时钟脉冲信号CLK_ST仍保持在逻辑高电平。同时，亚稳态检测器230所产生的亚稳态检测信号Meta会由逻辑高电平转换到逻辑低电平，并使得启用信号CLK_CMP将由逻辑低电平转换到逻辑高电平。当时间T9时，第一比较器110将再次进入比较模式，并对第一输入差值ΔVi进行比较。当时间T10时，自定时时钟脉冲产生器120根据第一比较器110的比较结果，使得有效比较信号Valid由逻辑低电平转换到逻辑高电平，进一步使得自定时时钟脉冲信号CLK_ST由逻辑高电平转换到逻辑低电平。同理，在时间T9与T10之间，由于第一比较器110未进入亚稳态，即亚稳态检测器230判断自定时时钟脉冲信号CLK_ST保持在逻辑高电平的时间区间Tcmp小于临界时间Tmeta，故亚稳态检测信号Meta的状态，被维持在逻辑低电平。当时间T11时，第一比较器110再次由比较模式转换到重置模式，并结束此次的比较动作。值得一提的是，时间区间Tcmp与第一比较器110的第一输入信号Vip与Vin相关，亦即与第一输入差值ΔVi相关。详言之，若第一比较器110的第一输入信号Vip与Vin之间的第一输入差值ΔVi的绝对值越大，第一比较器110将越快完成比较动作，因此时间区间Tcmp越短。相对地，若第一比较器110的第一输入信号Vip与Vin之间的第一输入差值ΔVi的绝对值越小，第一比较器110将越慢完成比较动作，因此时间区间Tcmp越长。图7A与图7B是根据图5所示的信号比较装置200的选择器240的电路示意图。以下请参照图7A，在上述实施例中，选择器240可包括或非门242。或非门242接收反相的自定时时钟脉冲信号CLK_STR与亚稳态检测信号Meta以产生启用信号CLK_CMP。以下请参照图7B，在上述实施例中，选择器240可包括与门244。与门244接收自定时时钟脉冲信号CLK_ST与反相的亚稳态检测信号Meta_R以产生启用信号CLK_CMP。图7A与图7B所揭示的选择器240，仅是本发明的上述实施例中的两个范例，然而本发明并不以此为限。本领域技术人员应当可以根据图6所示的时序示意图来实现本发明的上述实施例的选择器240。以下请参照图8，图8是根据图5所示的信号比较装置200的第一比较器110的电路示意图。第一比较器110包括晶体管MN11～MN15、MP11～MP14。晶体管MN15的第一端耦接到晶体管MN13、MN14的第二端。晶体管MN15的第二端耦接到接地电压GND。晶体管MN15的控制端受控于启用信号CLK_CMP。晶体管MN13与MN14的控制端分别接收第一输入信号Vin与Vip。晶体管MN13与MN14的第一端分别耦接到晶体管MN11与MN12的第二端。晶体管MN11的控制端与晶体管MP12的控制端、晶体管MN12的第一端、晶体管MP13的第二端、晶体管MP14的第二端相耦接并连接到第一比较器的差动输出端Om。晶体管MN12的控制端与晶体管MP13的控制端、晶体管MN11的第一端、晶体管MP11的第二端、晶体管MP12的第二端相耦接并连接到第一比较器的差动输出端Op。晶体管MP11与MP14的控制端受控于启用信号CLK_CMP。晶体管MP11～MP14的第一端耦接到电源电压VDD。其中差动输出端Op与Om分别用以输出差动输出信号Vop与Vom。当第一比较器110操作于重置模式时，启用信号CLK_CMP是位于逻辑低电平，因此晶体管MN15被断开且晶体管MP11、MP14被导通，且差动输出信号Vop与Vom被上拉到逻辑高电平。当第一比较器110由重置模式进入比较模式时，启用信号CLK_CMP会由逻辑低电平转换到逻辑高电平，因此晶体管MN15被导通且晶体管MP11、MP14被断开。在此假设第一比较器110的第一输入信号Vip的电压电平明显小于第一输入信号Vin的电压电平。当第一比较器110完成信号比较，并进入稳定状态时，晶体管MN11、MN13、MN14、MP13处于导通状态，且晶体管MN12、MP12处于截止状态。使得差动输出信号Vop由逻辑高电平放电到逻辑低电平；差动输出信号Vom则保持在逻辑高电平。以下请参照图9A与图9B，图9A与图9B是根据图5所示的信号比较装置200的亚稳态检测器230的电路示意图。图9A的亚稳态检测器230包括第二比较器232以及与非门234。第二比较器232受控于启用信号CLK_CMP。第二比较器232接收第二输入信号Vip_md与Vin_md，并对其差值(下称第二输入差值ΔVi_md)进行比较，从而产生差动输出信号Vmdp、Vmdn。另外，第二比较器232也可对超过两个以上的第二输入信号做比较，故本发明并不以此为限。与非门234耦接到第二比较器232以接收差动输出信号Vmdp、Vmdn并产生亚稳态检测信号Meta。其中，与非门234也可以使用具有相同功能的其他逻辑门来实现。其中，图9A的亚稳态检测器230是假设第二比较器232在重置模式下，第二比较器232的差动输出信号Vmdp、Vmdn是上拉重置形式(Pull-HighReset)。图9B的亚稳态检测器230包括第二比较器232以及或门236。第二比较器232受控于启用信号CLK_CMP并接收第二输入信号Vip_md与Vin_md，并对其差值(下称第二输入差值ΔVi_md)进行比较，从而产生差动输出信号Vmdp、Vmdn。另外，第二比较器232也可对超过两个以上的第二输入信号做比较，故本发明并不以此为限。或门236耦接到第二比较器232以接收差动输出信号Vmdp、Vmdn并产生亚稳态检测信号Meta。其中，或门236也可以使用具有相同功能的其他逻辑门来实现。其中，图9B的亚稳态检测器230是假设第二比较器232在重置模式下，第二比较器232的差动输出信号Vmdp、Vmdn是下拉重置形式(Pull-LowReset)。值得一提的是，亚稳态的临界时间Tmeta与第二比较器232的第二输入信号Vip_md与Vin_md相关，亦即与第二输入差值ΔVi_md相关。详言之，若第二比较器232的第二输入信号Vip_md与Vin_md之间的第二输入差值ΔVi_md的绝对值越大，第二比较器232所设定的亚稳态的临界时间Tmeta越短。相对地，若第二比较器232的第二输入信号Vip_md与Vin_md之间的第二输入差值ΔVi_md的绝对值越小，第二比较器232所设定的亚稳态的临界时间Tmeta越长。以下请参照图9C与图9D，图9C与图9D是根据图5所示的信号比较装置200的亚稳态检测器230的电路示意图。图9C的亚稳态检测器230包括第二比较器232以及与非门234。第二比较器232受控于启用信号CLK_CMP。第二比较器232的第二输入信号Vip_md接收启用信号CLK_CMP，且第二比较器232的第二输入信号Vin_md接收反相的启用信号CLK_CMPR。第二比较器232对启用信号CLK_CMP与反相的启用信号CLK_CMPR进行比较，从而产生差动输出信号Vmdp、Vmdn。与非门234耦接到第二比较器232以接收差动输出信号Vmdp、Vmdn并产生亚稳态检测信号Meta。其中，与非门234也可以使用具有相同功能的其他逻辑门来实现。在此图9C的亚稳态检测器230是假设第二比较器232在重置模式下，第二比较器232的差动输出信号Vmdp、Vmdn是上拉重置形式(Pull-HighReset)。图9D的亚稳态检测器230包括第二比较器232以及或门236。第二比较器232受控于启用信号CLK_CMP。第二比较器232的第二输入信号Vip_md接收启用信号CLK_CMP，且第二比较器232的第二输入信号Vin_md接收反相的启用信号CLK_CMPR。第二比较器232对启用信号CLK_CMP与反相的启用信号CLK_CMPR进行比较，从而产生差动输出信号Vmdp、Vmdn。或门236耦接到第二比较器232以接收差动输出信号Vmdp、Vmdn并产生亚稳态检测信号Meta。其中，或门236也可以使用具有相同功能的其他逻辑门来实现。在此图9D的亚稳态检测器230是假设第二比较器232在重置模式下，第二比较器232的差动输出信号Vmdp、Vmdn是下拉重置形式(Pull-LowReset)。值得一提的是在图9C与图9D中，由于第二比较器232所比较的第二输入信号，分别是启用信号CLK_CMP与反相的启用信号CLK_CMPR，故属于大信号，其差值为电源电压VDD的电压值。因此，不会造成第二比较器进入亚稳态。考虑实际电路的操作情况，请返回参照图5与图6，自定时时钟脉冲信号CLK_ST保持在逻辑高电平的时间区间Tcmp，亦即第一比较器110操作于比较模式的时间区间，在相同的第一输入差值ΔVi情况下，其时间区间Tcmp可能随着进程(Process)、供应电压(VoltageSupply)与温度(Temperature)的变化而改变。当上述时间区间Tcmp改变时，用以判断第一比较器110是否进入亚稳态的临界时间Tmeta若能随之改变，如此方能同时维持信号比较装置200的装置可靠度以及加快信号比较装置200的操作速度。为达到此目的，本发明的一种具有亚稳态检测机制的信号比较装置200，其内部的第一比较器110与第二比较器232必须采用相同架构实现。也就是说，假设第一比较器110采用如图8的比较器结构时，同理第二比较器232应采用相同结构。因此，本发明的亚稳态检测器230即具备可追随进程、供应电压与温度变异的能力。如此一来，可使信号比较装置200同时具备高可靠度与高操作速度，并可广泛地应用于不同的操作环境中。在本发明如图5所示的实施例中，可使用等效复制(Replica)的方法，将第一比较器110复制到亚稳态检测器230，以使亚稳态检测器230具备可追随进程、供应电压与温度变异的能力。换句话说，图9A、图9B、图9C与图9D的第二比较器232的电路结构可实质上等同于如图5所示的第一比较器110的电路结构，亦或是第二比较器232的电路结构可以是第一比较器110的复制电路结构。如此一来，可使亚稳态检测器230具备追随进程、供应电压与温度变异的能力。然而本发明并不以此为限。在本发明的其他实施例中，第二比较器232的处理速度应低于如图5所示的第一比较器110的处理速度。如此一来，使得亚稳态检测器230产生亚稳态检测信号Meta的时间Tmeta(亦即临界时间)等于或大于自定时时钟脉冲信号CLK_ST保持在逻辑高电平的时间区间Tcmp(亦即第一比较器110操作于比较模式的时间区间)，以降低误判第一比较器110进入亚稳态的机率。以下将针对图9C的操作进行说明，而图9D的操作可参考图9C的说明以类推得之。以下请同时参照图5、图9C与图10。图10是根据图9C所示的亚稳态检测器230的时序示意图，在此假设第一比较器110与第二比较器232都采用如图8的比较器电路结构。且其中第二比较器232的处理速度低于第一比较器110的处理速度。但本发明并不以此为限。在时间T0之前，由于启用信号CLK_CMP位于逻辑低电平，因此第一比较器110与第二比较器232皆操作于重置模式。此时第一比较器110的差动输出信号Vop、Vom被重置在逻辑高电平，故有效比较信号Valid为逻辑低电平。且第二比较器232的差动输出信号Vmdp、Vmdn也被重置在逻辑高电平。因此亚稳态检测信号Meta为逻辑低电平。在时间T0时，启用信号CLK_CMP由逻辑低电平转换到逻辑高电平，因此第一比较器110与第二比较器232开始操作于比较模式。此时，第二比较器232开始对启用信号CLK_CMP与反相的启用信号CLK_CMPR进行比较以产生差动输出信号Vmdp、Vmdn。由于启用信号CLK_CMP与反相的启用信号CLK_CMPR的电压差大于0，因此在足够的反应时间下，第二比较器232的差动输出信号Vmdp、Vmdn于暂态之后将分别被拉开至逻辑高电平与逻辑低电平。在时间T12时，由于第一比较器110已完成对第一输入信号Vip与Vin的比较动作，因此其所产生的差动输出信号Vop、Vom于暂态之后已分别上升至逻辑高电平与下降逻辑低电平。此时，自定时时钟脉冲产生器120内部的有效比较信号Valid指示第一比较器110已完成比较动作，因此来自自定时时钟脉冲产生器120的自定时时钟脉冲信号CLK_ST会由逻辑高电平转换到逻辑低电平。值得注意的是，第二比较器232的处理速度低于第一比较器110的处理速度。因此在第一比较器110已完成比较动作时(时间T12)，第二比较器232的差动输出信号Vmdp、Vmdn有可能仍处于暂态。或者是，差动输出信号Vmdp的电压电平尚未上升到逻辑高电平且差动输出信号Vmdn的电压电平尚未下降到逻辑低电平。如此一来，与非门234所产生的亚稳态检测信号Meta将持续保持在逻辑低电平。也就是说，在时间T0到时间T12之间，第一比较器110并未进入亚稳态。因此，在时间T12时，选择器240将选择自定时时钟脉冲信号CLK_ST以做为启用信号CLK_CMP，使得第一比较器110与第二比较器232进入重置模式。此时，第二比较器232的差动输出信号Vmdp、Vmdn将再次被重置到逻辑高电平。在时间T13时，第一比较器110与第二比较器232再一次操作于比较模式，其运行方式与上述在时间T0的运行方式相同，在此不再重复说明。在时间T13到时间T14之间，当第一比较器110对第一输入信号Vip与Vin进行比较的同时，第二比较器232对启用信号CLK_CMP与反相的启用信号CLK_CMPR进行比较。由于启用信号CLK_CMP与反相的启用信号CLK_CMPR之间的电压差大于0，因此第二比较器232的差动输出信号Vmdp于暂态之后开始上升到逻辑高电平，且差动输出信号Vmdn于暂态之后开始下降到逻辑低电平。直到时间T14时，第一比较器110仍然无法完成对第一输入信号Vip与Vin的比较动作。然而此时第二比较器232已完成对启用信号CLK_CMP与反相的启用信号CLK_CMPR的比较动作。亦即第二比较器232的差动输出信号Vmdp于暂态之后已上升到逻辑高电平，且差动输出信号Vmdn于暂态之后已下降到逻辑低电平。其中，时间T13到时间T14的时间区间即代表临界时间Tmeta。因此与非门234所产生的亚稳态检测信号Meta将由逻辑低电平转换到逻辑高电平。上述结果表示第一比较器110已进入亚稳态。图10在时间T14之后(亦即第一比较器110进入亚稳态之后)的运行方式与图6在时间T7的运行方式类似，因此其详细运行可参考上述图6在时间T7的说明，在此不再赘述。除此之外，本发明的另一实施例还提供一种信号比较装置的控制方法。如图11所示，图11绘示本发明一实施例的信号比较装置的控制方法的步骤流程图。请同时参照图5与图11，信号比较装置200的控制方法包括如下步骤。首先，在步骤S900中，接收第一输入信号Vip与Vin。接着，在步骤S910中，根据启用信号CLK_CMP而对第一输入信号Vip与Vin进行比较，并产生输出信号Vop、Vom。之后，在步骤S920中，依据输出信号Vop、Vom而产生自定时时钟脉冲信号CLK_ST。然后，在步骤S930中，计算自定时时钟脉冲信号CLK_ST的时间区间，其中此时间区间与第一输入信号Vip、Vin相关。最后，在步骤S940中，判断此时间区间是否等于或大于临界时间以产生亚稳态检测信号Meta。当上述时间区间等于或大于临界时间时，选择亚稳态检测信号Meta以作为启用信号CLK_CMP，以使信号比较装置200继续对下一级的第一输入信号Vip与Vin的差值进行比较。当上述时间区间小于临界时间时，选择自定时时钟脉冲信号CLK_ST以作为启用信号CLK_CMP。另外，本发明的实施例的信号比较装置的控制方法可以由图1至图10实施例的叙述中获得足够的教示、建议与实施说明，因此不再赘述。综上所述，本发明所提出的信号比较装置及其控制方法，可借助信号比较装置内部的自定时时钟脉冲产生器以产生自定时时钟脉冲信号，故可应用于自定时比较系统中。此外，信号比较装置可根据上述自定时时钟脉冲信号的时间区间来产生亚稳态检测信号，其中上述时间区间与第一比较器的第一输入信号相关。当此时间区间等于或大于临界时间时，选择亚稳态检测信号以作为启用信号，以使第一比较器离开亚稳态而可继续对下一级的第一输入信号进行比较。也就是说，当信号比较装置进入亚稳态时，上述自定时时钟脉冲信号会长时间保持在特定的电压电平上。本发明可计算上述自定时时钟脉冲信号在特定的电压电平上的时间，并在此时间过长时重置第一比较器以使第一比较器离开亚稳态。如此一来可避免信号比较装置长时间进入亚稳态而影响自定时比较系统的时序与正确性，并降低在高速操作时的位错误率。此外，本发明所提出的信号比较装置的亚稳态检测器，仅需要检测第一比较器的输出信号，故可降低模拟信号路径的负载、信号的干扰与模拟电路的复杂度。再者，在本发明的实施例中，亚稳态检测器中的第二比较器的电路架构可以是第一比较器的等效复制架构，使得亚稳态检测器同时具有可追随进程、供应电压以及温度变异的能力。故本发明所提出的信号比较装置及其控制方法，可提高电路的可靠度，并可广泛地适用于不同的操作环境中。虽然本发明已以实施例揭示如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围下，当可做些许的更动与润饰，故本发明的保护范围应以权利要求为准。当前第1页1 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