减小由多核VCO结构中电源/接地布线引起的失配的制作方法

本申请要求享有2014年4月11日提交的美国专利申请No.14/251,274的权益，该申请在此通过引用全文并入本文。

技术领域

本发明涉及多核电压受控振荡器(VCO)，并且更具体地涉及在多核VCO的电源/接地迹线布线中的耦合和失配。

背景技术：

无线通信技术中近期发展已经允许在单个半导体芯片上实施整个射频(RF)收发器。然而，在单个芯片上集成RF收发器存在许多挑战。例如，单芯片解决方案可以要求同时在芯片上运行至少两个电压受控振荡器(VCO)。该配置可以在VCO的核之间产生因可以导致伪接收器响应和发射频谱中不希望频率的各种类型的相互耦合机制所致的不希望的相互作用。主要的相互耦合机制是在谐振器的电感器和/或电容器之间的电磁(EM)耦合。

技术实现要素：

本发明提供了用于减小由多核VCO中电源/接地迹线布线引起的耦合和失配的方法、系统和设备。

在一个实施例中，公开了一种用于减小多核电压受控振荡器(VCO)中耦合和失配的方法。方法包括：以具有用于形成单个节点的共享引线的并行差动电感器配置在多个VCO中设置多个电感器，其中多个电感器包括至少第一电感器和第二电感器；将电源/接地迹线仅从第一侧连接至第一电感器；以及仅从与第一侧不同的另一侧将电源/接地迹线连接至第二电感器以避免形成电流回路。

在另一实施例中，公开了一种多核VCO的系统。系统包括：多个VCO核，每个VCO核包括至少一个电感器以及器件和电容器的库(bank)，在每个VCO核中的至少一个电感器形成多个电感器，其中包括至少第一电感器和第二电感器的多个电感器以具有用于形成单个节点的共享引线的并行差动电感器配置而被设置；被配置用于仅从第一侧将电源/接地迹线连接至第一电感器的第一连接器；以及被配置用于仅从不同于第一侧的另一侧将电源/接地迹线连接至第二电感器的第二连接器以避免形成电流回路。

在另一实施例中，公开了一种配置用于减小耦合和失配的多核VCO设备。设备包括：用于通过以具有用于形成单个节点的共享引线的并行差动电感器配置而设置包括至少第一电感器和第二电感器的多个电感器从而在多个电感器之中减小耦合和失配的装置；用于仅从第一侧将电源/接地迹线连接至第一电感器的装置；以及用于仅从不同于第一侧的另一侧将电源/接地迹线连接至第二电感器以避免形成电流回路的装置。

从借由示例的方式示出了本发明一些方面的本说明书应该使得本发明的其他特征和优点明显。

附图说明

通过研习所附其他附图可以收集关于其结构和操作的本发明的细节，其中相同的附图标记涉及相同的部件，以及其中：

图1是根据本发明一个实施例的使用电源/接地迹线的准对称布线的多核VCO结构；

图2是使用电源/接地迹线的准对称布线的多核VCO结构的另一实施例；以及

图3是示出了根据本发明的实施例的用于减小由在多核VCO中电源/接地布线所引起的耦合和/或失配的方法的功能性流程图。

具体实施方式

如上所述，在单个芯片上集成RF收发器可以要求在芯片上同时运行多个电压受控振荡器(VCO)。该配置可以在VCO的核之间产生由于各种类型相互耦合机制所致的不希望的相互作用。在多核VCO中，非对称电源/接地迹线布线可以引起振幅失配。然而，具有从VCO核两侧的连接的完全对称电源/接地迹线布线也导致金属闭环，其可以拾取不希望的耦合噪声和毛刺(spur)。电磁(EM)耦合中的失配也导致在差动电感器的正节点和负节点上流动的电流的差异，并且在一个振荡节点上导致振幅增大但是在另一个振荡节点上导致振幅减小。这可以导致同相噪声的性能退化。此外，如果随后的缓冲器并未设计具有对输入振幅的足够容限，则在一个节点上的较低振幅可以导致功能故障。

如在此所述的某些实施例提供用于减小由多核VCO中电源/接地布线所引起的耦合和失配。如上所述，在多核VCO中，非对称电源/接地迹线布线可以引起振幅失配，而具有从VCO核两侧连接的完全对称电源/接地迹线布线导致不希望的耦合噪声和激励。为了中断回路，仅从一侧连接电源/接地迹线布线，并且电流仅在VCO核的一侧上流动。在阅读该说明书之后，如何在各种实施方式和应用中实施本发明将变得明显。尽管将在此描述本发明的各个实施方式，应该理解的是这些实施方式仅借由示例的方式展示而并未限制。同样地，各个实施方式的该详细说明不应构造用于限制本发明的范围或宽度。

在图1中所示的多核VCO结构100的一个实施例中，使用电源/接地迹线的准对称布线。在一个实施例中，VCO结构100是半导体芯片的一部分，例如RF收发器。在另一实施例中，在图1的所示实施例中，VCO结构100包括两个VCO核150、152，在顶部处一个核150以及在底部处一个核152(有效地形成了多个VCO)。顶部核150包括第一电感器160以及其他有源器件和电容器的第一库166。底部核152包括第二电感器162以及其他有源器件和电容器的第二库168。两个核150、152由接地金属保护环164包围，其有助于隔离电感器160、162与其他片上电感器以及其他部件的耦合。

在图1的所示实施例中，两个核150、152的两个电感器160、162共享引线和节点，并且以并联配置而连接。例如，两个电感器160、162在差动电感器配置中共享正引线作为单个节点140以及负引线作为单个节点142。每个核150、152也由电源(V_DD)110和接地(G_ND)112迹线供电。例如，顶部核150可以通过通孔连接122(右侧)、132(左侧)而耦合至电源迹线110，而底部核152可以通过通孔连接124(右侧)、134(左侧)耦合至电源迹线110。类似的，顶部核150可以通过通孔连接120(右侧)、130(左侧)耦合至接地迹线112，而底部核152可以通过通孔连接126(右侧)、136(左侧)而耦合至接地迹线112。

然而，如上所述，在多核VCO中，具有从两侧连接的完全对称电源/接地迹线布线导致金属闭环，该金属闭环引起不希望的耦合噪声和激励。因此，对于每个VCO核仅从一侧连接电源/接地迹线布线。例如，在图1的所示实施例中，顶部核150仅通过右侧的通孔连接122而连接至电源迹线110，而底部核152仅通过左侧通孔连接134而连接至电源迹线110。因此，为了中断回路，对于底部核152而言，断开去往电源迹线110的右侧通孔连接124，并且对于顶部核而言断开去往电源迹线110的左侧通孔连接132。类似的，顶部核150仅通过右侧通孔连接120而连接至接地迹线112，而底部核152仅通过左侧通孔连接136而连接至接地迹线112。同样地，为了中断回路，对于底部核152而言断开去往接地迹线112的右侧通孔连接126，并且对于顶部核而言断开去往接地迹线112的左侧通孔连接130。在图1中采用“X”标记而标注断开。

因此，采用非直接金属连接而分离顶部核和底部核150、152的电源/接地迹线，并且并未形成金属回路。因此，图1示出了从电源迹线110至底部核152的电流144，以及从电源迹线110至顶部核150的电流146。图2是由电源迹线210和接地迹线212供电的多核VCO结构200的另一实施例。图2示出了从顶部核230至接地迹线212的电流222，以及从底部核232至接地迹线212的电流220。因此，顶部核150在右侧上比在左侧上具有更多电流146、222，而底部核152在左侧上比在右侧上具有更多电流144、220。因此，当分离地分析时，每个核150、152具有流出两个节点140、142的失配电流。

在图1和图2的所示实施例中，当分离地分析两个核时，顶部核150在负节点142上具有比正节点140更大的电流，而底部核152在正节点140上具有比负节点142更大的电流。因此，电流中的差异导致在正和负振荡节点处的振幅失配。然而，当两个VCO核150、152通过共享正节点140和负节点142而并联连接时(如图1和图2中所示)，在一些情形中基本上减小或甚至消除了振幅失配。这基本上减小了性能退化，而无额外成本。

在备选实施例中，从VCO核的顶部和底部而不是从VCO核的左侧和右侧进行电源/接地迹线的布线。该备选实施例将致力于非对称电流问题。然而，该实施例也使得迹线的布线具有挑战性并且由于电源/接地IR降和至电容器储能电路布线迹线的其他耦合而对于顶部和底部核的失配。在另一实施例中，可以使用在右侧和左侧上的对称布线，但是在中间的金属回路中具有中断。

图3是示出了根据本发明一个实施例的用于减小多核VCO中由电源/接地迹线布线引起的耦合和/或失配的方法300的功能性流程图。在图3的所示实施例中，仅从一侧连接电源/接地迹线布线。例如，在步骤310处，在一侧上断开用于多核VCO的第一核的电源/接地通孔连接。随后，在步骤320处，在另一侧上断开用于多核VCO的第二核的电源/接地通孔连接。因此，在图1和图2中所示的示例中，采用非直接金属连接分隔顶部和底部核150、152的电源/接地迹线，并且并不形成金属回路。然而，当分离地分析两个核时，顶部核150在负节点142上具有比正节点140上具有更大的电流，而底部核152在正节点140上比在负节点142上具有更大的电流。因此，如上所述，电流中的差异将导致在正和负振荡处的振幅失配。因此，在步骤330处，将多核VCO的第一和第二核被配置为并联差动电感器配置，以基本上减小或甚至消除振幅失配。

尽管以上描述了本发明的数个实施例，本发明的许多变形是可能的。例如，尽管所示实施例在左侧和右侧上形成电源/接地迹线连接，可以从顶部和底部、或者从顶部/底部以及左侧/右侧均形成电源/接地迹线连接。此外，各个实施例的特征可以组合为不同于如上所述的组合方式。例如，尽管用于电源/接地迹线的连接采用通孔连接器形成，其他合适的连接器诸如引线连接可以替代于通孔连接器而使用。此外，为了清楚和简要的描述说明，可以简化系统和方法的许多描述。许多说明使用特定标准的术语和结构。然而，所公开的系统和方法可更广泛应用。

本领域技术人员应该知晓，可以以各种形式实施结合在此所公开实施例而描述的各种示意性组块和模块。已经通常根据它们的功能如上描述了一些组块和模块。这些功能如何实施取决于对整体系统提出的设计约束。本领域技术人员可以以对于每个特定应用而改变的方式实施所述功能，但是该实施方式决策不应解释为使得脱离本发明的范围。此外，模块、组块或步骤内功能的分组是为了易于描述。具体的功能或步骤可以从一个模块或组块移除而并未脱离本发明。

结合在此所公开的实施例而描述的各个示意性逻辑组块、单元、步骤、部件和模块可以采用处理器实施或执行，诸如通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件、或者设计用于执行在此所述功能的其任意组合。通用处理器可以是微处理器，但是在备选例中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器也可以实施作为计算装置的组合，例如DSP和微处理器的组合，多个微处理器，一个或多个微处理器结合DSP核，或者任何其他这种配置。此外，可以使用各种晶体管型、逻辑系列和设计方法学而实现在此所述的实施了实施例和功能组块和模块的电路。

提供所公开实施例的以上说明以使得本领域任何技术人员制造或使用本发明。对于这些实施例的各种修改对于本领域技术人员而言是易于明显的，并且在此所述的一般性原理可以适用于其他实施例而并未脱离本发明的精神和范围。因此，应该理解的是在此展示的说明书和附图当前地展示了本发明的优选实施例，并且因此代表了由本发明广泛预期地主题。应该进一步理解地是，本发明的范围完全包含其他实施例，这对于本领域技术人员而言变得明显，并且因此除了所附权利要求之外并未由其他而限制本发明的技术和范围。