本发明涉及异步复位技术，尤其涉及一种适用于高频时钟与低频时钟动态切换过程中的异步自动复位结构。
背景技术：
随着微电子技术的发展，集成电路芯片功能越来越复杂，对于时钟系统的要求也越来越高。在大规模集成电路设计中，一个系统往往具有多个不同的工作时钟，某些子系统需要在不同的时钟域之间进行切换。对于一些便携设备，当其处于低功耗工作模式时，常常以低频时钟作为休眠时钟；而当与外部进行数据交互时，将会以高频时钟作为工作时钟。因此，时钟切换结构在集成电路中应用十分广泛。
普通的时钟切换结构采用组合逻辑实现功能，虽然结构简单，但很容易在切换过程中产生毛刺，对数字系统产生致命的影响。为降低毛刺出现的可能性，通过添加一些同步电路，从而产生了一些无毛刺的时钟切换结构。虽然这些结构可以很大程度上避免毛刺的产生，但是在切换过程中则会出现时钟丢失现象或是占空比改变现象。对于一些对时钟或是占空比敏感的电路结构，例如电容反馈互导放大器，时钟丢失或是占空比改变会对输出产生很大影响，因此，在时钟切换过程中，需要使这些结构处于复位状态。另一方面，使电路处于复位状态，同样也可以消除时钟切换过程中的毛刺对电路的影响，从一定意义上讲，也可以作为一种无毛刺的时钟切换方法。因此，在时钟切换结构中，可以添加一些复位结构，从而避免毛刺、时钟丢失、占空比改变等对电路造成的负面影响。
经过专利检索，已有中国专利提出相关带有复位结构的时钟切换电路[1]、[2]，但这种电路结构在切换过程中，需要系统提供该复位信号，同时也要考虑复位信号与时钟切换信号的时序关系，因此增加了系统负担以及电路设计的复杂度。
[参考文献]
[1]林丰成，林昕，陈元；一种时钟切换电路[P]；中国专利：公告号CN101299601，公开日2008-11-05。
[2]游昊杰，熊立志，傅霖煌等；时钟切换电路[P]；中国实用新型专利：CN201229520，公告日2009-04-29。
技术实现要素：
针对现有技术存在的不足，本发明提出一种用于时钟切换过程的自动复位结构，该结构能够在时钟选择信号发生变化需要进行时钟切换时，自动输出复位信号；而当时钟切换完成后，该结构能够适当延时，再控制受控电路脱离复位，自动去除复位信号，从而避免了时钟切换过程中的毛刺、时钟丢失、占空比改变对于受控电路的不利影响，使受控电路正常工作。
为了解决上述技术问题，本发明提出的一种用于时钟切换过程的自动复位结构，包括延时单元D、异或门XOR、第一反相器INV1与第二反相器INV2、与门AND、计数器CT和RS触发器FF；所述延时单元D为偶数个反相器串联而成，通过调节反相器个数以控制延时时间；所述异或门XOR为二输入的异或门；所述与门AND为三输入与门；所述计数器CT为4位异步清零二进制加法计数器，其中CP为时钟输入端，上升沿有效；Clr为异步清零端，高电平有效；QA、QB、QC、QD为计数输出值，QD为最高位；所述RS触发器FF为基本RS触发器，其中，置位端S和复位端R高电平有效；所述延时单元D的输入端A0与时钟选择信号Clk_Sel连接，所述延时单元D的输出端B0与所述异或门XOR的输入端X1相接；所述时钟选择信号Clk_Sel同时与所述异或门XOR的输入端X2相接，所述异或门XOR的输出端QXOR与所述计数器CT的异步清零端Clr以及RS触发器FF的置位端S相连；同时，所述异或门XOR的输出端QXOR与第一反相器INV1的输入端A4相连；第一反相器INV1的输出端B1同与门AND的输入端A3相连；所述与门AND的输入端A2与时钟切换结构的时钟输出端Clk连接；所述计数器CT的计数值输出最高位QD与所述第二反相器INV2输入端A5相连，第二反相器INV2的输出端B2同与门AND的输入端A1相连；与门AND的输出端QAND同计数器CT的时钟输入端CP相连；所述计数器CT的输出最高位QD同RS触发器FF的复位端R相连；对于有效复位信号为高电平的情况，RS触发器FF的输出端Q即为复位信号Rst。
与现有技术相比，本发明的有益效果是：
该结构利用时钟切换过程中的时钟选择信号作为控制信号，自动输出复位信号，从而减少了系统控制电路的设计复杂度。同时，当切换成功后，该结构在延时几个时钟周期后，自动去除复位信号，从而避免了时钟切换完成初期，时钟不稳定对于受控电路造成的影响。另一方面，受控电路处于复位状态，使得时钟切换过程中产生的毛刺、时钟丢失、占空比改变等现象不会对受控电路造成负面影响。同时，时钟切换结构可以采用简单结构，减小了时钟切换结构的设计复杂度。
附图说明
图1是时钟切换与自动复位电路连接关系示意图；
图2是本发明自动复位电路结构图；
图3是自动复位电路信号波形图。
具体实施方式
下面结合附图和具体实施例对本发明技术方案作进一步详细描述，所描述的具体实施例仅对本发明进行解释说明，并不用以限制本发明。
本发明针对时钟切换过程中存在的毛刺、时钟丢失、占空比改变等问题，提出一种自动复位结构，当时钟切换过程开始时，使受控电路自动进入复位状态，避免受到时钟波动的影响；当时钟切换完成后，经过一定周期的延迟，使受控电路自动脱离复位状态，开始正常工作。
如图1所示，本发明用于时钟切换过程的自动复位结构(图1中以自动复位结构M2表示)与时钟切换(图1中以时钟切换结构M1表示)的连接关系，其中，Clk_Sel信号为时钟选择信号，该Clk_Sel信号分别连接至时钟切换结构M1与自动复位结构M2的输入端。高频时钟CLK2与低频时钟CLK1作为两路时钟信号输入时钟切换结构M1。时钟切换结构M1的时钟输出端Clk同时输入自动复位结构M2。自动复位结构M2输出复位信号Rst。
时钟切换结构M1根据Clk_Sel信号选择高频时钟或是低频时钟作为时钟源，切换到合适的时钟，并将时钟信号经时钟输出端口Clk输出。时钟切换结构具体实现方式不是本专利的重点内容，可根据实际情况自由选择时钟切换电路，此处不作讨论。
当Clk_Sel信号发生变化时，自动复位结构M2输出复位信号Rst，使得受控电路复位。当时钟切换结构M1完成切换过程后，时钟输出端Clk输出时钟信号，自动复位结构M2检测到时钟信号后，经过一定周期的延迟，自动撤除复位信号，受控电路正常工作。
图2示出了本发明用于时钟切换过程的自动复位结构，由七部分组成：延时单元D、异或门XOR、反相器INV1与INV2、与门AND、计数器CT和RS触发器FF。
所述延时单元D为偶数个反相器串联而成，通过调节反相器个数以控制延时时间；所述异或门XOR为二输入的异或门；所述与门AND为三输入与门；所述计数器CT为4位异步清零二进制加法计数器，其中CP为时钟输入端，上升沿有效；Clr为异步清零端，高电平有效；QA、QB、QC、QD为计数输出值，QD为最高位；所述RS触发器FF为基本RS触发器，其中，置位端S和复位端R高电平有效。各器件之间的连接关系如下：
所述延时单元D的输入端A0与时钟选择信号Clk_Sel连接，所述延时单元D的输出端B0与所述异或门XOR的输入端X1相接；所述时钟选择信号Clk_Sel同时与所述异或门XOR的输入端X2相接，所述异或门XOR的输出端QXOR与所述计数器CT的异步清零端Clr以及RS触发器FF的置位端S相连；同时，所述异或门XOR的输出端QXOR与第一反相器INV1的输入端A4相连；第一反相器INV1的输出端B1同与门AND的输入端A3相连；所述与门AND的输入端A2与时钟切换结构的时钟输出端Clk连接；所述计数器CT的计数值输出最高位QD与所述第二反相器INV2输入端A5相连，第二反相器INV2的输出端B2同与门AND的输入端A1相连；与门AND的输出端QAND同计数器CT的时钟输入端CP相连；所述计数器CT的输出最高位QD同RS触发器FF的复位端R相连；对于有效复位信号为高电平的情况，RS触发器FF的输出端Q即为复位信号Rst。
如图3所示，为本发明用于时钟切换过程的自动复位结构的电路信号波形图。图3中Clk1为低频时钟，Clk2为高频时钟。当Clk_Sel为高电平时，时钟将切换为高频时钟Clk2；当Clk_Sel为低电平时，时钟将切换为低频时钟Clk1。当Clk_Sel电平发生变化时，输入异或门X2端口的为立即变化的Clk_Sel信号，而输入异或门X1端口的为经延迟单元D延迟后的Clk_Sel信号，这两个信号经异或运算后，异或门XOR的输出端QXOR输出一个固定宽度的高电平脉冲。该高电平脉冲使得RS触发器FF置位，触发器FF输出端Q输出高电平，即复位信号Rst为高电平，使得受控电路复位。高电平脉冲也触发计数器CT异步清零操作，故QD输出低电平。在整个高电平脉冲期间，计数器CT计数值保持全0不变。通过调节延时单元D，可以调节延时时间，从而使得在高电平脉冲期间，时钟切换电路能够完成切换，并能够输出稳定时钟信号。同时，利用门控时钟技术，避免时钟切换完成后到高电平脉冲结束前，计数器CP端出现无用的翻转。高电平脉冲经过第一反相器INV1后得到相同宽度的低电平脉冲，该低电平脉冲输入与门AND的输入端A3，从而使得与门AND输出相同宽度的低电平。因此，在整个高电平脉冲期间，与门AND不会出现无用翻转，避免了功耗损失。
当异或门XOR输出的高电平脉冲结束后，输出端QXOR保持低电平。此时RS触发器置位端S和复位端R均无有效信号输入，故输出Q保持高电平不变。输出端QXOR输出低电平经第一反相器INV1反向后，使得与门AND输入端A3保持为高电平。由于计数器CT输出端QD输出低电平，经第二反相器INV2反向后，与门AND输入端A1为高电平。此时与门输出QAND同输入端A2信号相同。A2端此时输入的为时钟输出端Clk输出的时钟信号，故QAND此时输出相同时钟信号。该时钟信号接入计数器CT的时钟输入端CP，每当CP端出现上升沿时，计数器计数值加1。当计数器计数值达到二进制码值1000时，计数器最高位QD输出高电平，使得RS触发器复位，输出端Q输出低电平，即复位信号Rst为低电平，受控电路脱离复位状态，开始正常工作。同时，QD输出高电平经第二反相器INV2反向后，使得与门AND输入端A1为低电平，与门AND输出QAND为低电平，使得此后计数器CT计数值不会发生改变。RS触发器输出端Q保持低电平不变。
当Clk_Sel信号再次发生变化后，产生高电平脉冲，计数器清零，开始进行新一轮的自动复位过程。
如图2所示，使用时依据时钟切换过程所需要的时间调整延时单元D的延时时间。再根据实际需要选择合适位数的异步计数器，从而控制时钟切换完成到撤除复位信号的延时周期数。若受控电路有效复位信号为高电平，则RS触发器输出端Q输出复位信号Rst；若受控电路有效复位信号为低电平，则RS触发器反向输出端_Q_输出复位信号Rst。
尽管上面结合附图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以做出很多变形，这些均属于本发明的保护之内。