一种用于抗攻击芯片的高频时钟频率检测结构的制作方法

本发明涉及芯片抗攻击领域，尤其涉及一种利用内部低频时钟作为计数门限的外部高频时钟频率检测结构。

背景技术：

近年来，针对各类信息系统及芯片的攻击方式不断被提出，使得信息安全受到了严重威胁。随着微电子技术的进步，针对不同攻击方式的抗攻击技术也在不断发展。基于底层硬件电路的安全防护技术，相比于软件防护，具有更高的安全等级，逐渐成为了信息系统及芯片抗攻击的首选方案。

一些信息安全芯片需要在外部输入时钟驱动下工作，内部电路的工作速度完全由该时钟决定。攻击者可以通过改变输入时钟的频率进而展开攻击。频率过高，会使得芯片工作发生紊乱，进入异常状态^[1]。频率过低，会使得芯片内一些攻击检测传感器响应时间增加，从而使得攻击者有足够的时间破解芯片的传感器防护网。通过改变外部输入的时钟频率，使芯片工作出现错误，从而获得异常的访问途径，给信息安全芯片带来了巨大的安全隐患。因此，需要一种频率检测结构，对外部输入频率进行检测，一旦超出工作频率范围，立即产生报警信号，并采取有效措施。

经过专利检索，已有中国专利提出用于抗攻击芯片的频率检测结构，专利CN101968840B仅从方法学的角度阐述了频率检测结构，并未涉及具体的电路实现方式^[2]。专利CN103077346B采用模拟方式实现频率检测，受工艺影响较大，不容易实现高精度的测量^[3]。

[参考文献]

1.易青松，戴紫彬；SoC安全芯片物理级攻击方法及安全防护探析[J]，国外电子元器件,2007(5):23-26。

2.夏军虎，徐功益，钱志恒；一种基于电压检测和频率检测的芯片抗攻击方法[P]，中国专利：CN101968840B,2012-9-26。

3.王新亚，吴晓勇；一种基于时钟频率检测的芯片抗攻击系统及方法[P]，中国专利：CN103077346B,2015-7-22。

技术实现要素：

针对现有技术存在的缺陷，本发明提出一种适用于抗攻击芯片的高频时钟频率检测电路结构，在芯片内部嵌入一个低频时钟作为计数闸门，对外部输入高频时钟频率进行检测，防止攻击者利用外部高频时钟进行频率攻击，确保抗攻击芯片能够在合适的频率范围内正常工作。

为了解决上述技术问题，本发明提出的一种用于抗攻击芯片的高频时钟频率检测结构电路，其予以实现的一个技术方案是，包括两个串联的上升沿触发的D触发器、三个二输入与门、延时单元D、或门OR、10位异步清零二进制加法计数器CT、10位锁存器LATCH和10位数字比较器DCMP；其中，串联的两个上升沿触发的D触发器构成了同步电路；两个上升沿触发的D触发器和三个二输入与门构成了门控时钟结构；延时单元D为偶数个反相器串联而成，通过调节该反相器个数控制延时时间；所述10位数字比较器DCMP内含两个10位寄存器，即频率上限寄存器H与频率下限寄存器L；延时单元D与或门OR构成了延时清零结构；外部提供的输入信号为高频时钟CLKH、使能En、低频时钟CLKL；内部信号为待测高频信号CLKT、门控信号Gate、延时清零信号CLRG、门控高频信号CLKG；输出信号为报警信号ALARM；上述各器件之间、器件及信号之间的连接关系如下：

两个上升沿触发的D触发器分别为D触发器D1和D触发器D2，三个二输入与门分别为二输入与门AND1、二输入与门AND2和二输入与门AND3；使能En与D触发器D1的输入端D相连，D触发器D1的同相输出端Q与D触发器D2的输入端D相连；低频时钟CLKL与D触发器D1及D触发器D2的时钟输入端CLK相连；D触发器D2的同相输出端Q同与门AND1的输入端A2以及与门AND2的输入端A3相连；与门AND1的另一个输入端A1与高频时钟CLKH相连；与门AND2的另一个输入端A4与低频时钟CLKL相连；与门AND1的输出端B1与与门AND3的输入端A5相连，与门AND2的输出端B2与与门AND3的输入端A6相连，与门AND3的输出端B3作为计数器CT的时钟输入信号、并与10位异步清零二进制加法计数器CT的时钟输入端CP相连；与门AND2的输出端B2与延时单元D的输入端A7相连，延时单元D的输出端B4与或门OR输入端A9相连，或门OR另一个输入端A8与与门AND2的输出端B2相连；或门OR输出端B5与10位异步清零二进制加法计数器CT的异步清零端Clr相连；10位异步清零二进制加法计数器CT的10位输出端口与10位锁存器LATCH的10位输入端一一对应相连；与门AND2的输出端B2与10位锁存器LATCH的锁存控制端G相连；10位锁存器LATCH的10位输出信号分别作为10位数字比较器DCMP的10位输入信号，并与10位数字比较器DCMP的输入端一一相连；与门AND2的输出端B2与10位数字比较器DCMP的使能输入端E相连，D触发器D2的同相输出端Q与10位数字比较器DCMP复位输入端Rst相连；10位数字比较器DCMP输出报警信号ALARM。

本发明提出的一种用于抗攻击芯片的高频时钟频率检测结构电路，其予以实现的另一个技术方案是，将上述技术方案中连接在10位锁存器LATCH后的10位数字比较器DCMP替换为10位数字运算单元ALU，该10位数字运算单元ALU输出被测频率为f_H。

另外，在上述两种技术方案的基础上均可以在高频时钟CLKH和与门AND1的输入端A1之间连接有一分频器。

与现有技术相比，本发明的有益效果是：

本发明通过在芯片内部嵌入一个低频时钟作为计数闸门，在内部低频时钟的高电平期间，对被测频率的周期数进行计数，再通过数字比较器判断是否超出工作频率范围，从而实现数字宽范围频率测量。同时，低频时钟也可以作为应急销毁时钟，当频率检测到异常状态时，用于驱动芯片清除关键数据。

本发明采用门控时钟技术，降低了系统功耗。测量精度与计数闸门时间长度(低频时钟高电平宽度)有关，测量范围与计数器位数有关，通过调节低频时钟频率以及计数器位数，可以灵活的更改频率测量精度与测量范围。通过修改数字比较器中的高阈值与低阈值寄存器，可以灵活的修改报警范围。采用数字测量频率的方式，版图面积小，功耗低，对工艺误差不敏感。

附图说明

图1是本发明实现固定范围频率检测结构电路图；

图2是图1所示固定范围频率检测结构的检测波形图；

图3是本发明实现宽范围频率检测结构电路图；

图4是图3所示宽范围频率检测结构的检测波形图。

具体实施方式

下面结合附图和具体实施例对本发明技术方案作进一步详细描述，所描述的具体实施例仅对本发明进行解释说明，并不用以限制本发明。

本发明针对抗攻击芯片易受到频率攻击的问题，提出一种针对外部输入高频时钟的频率测量电路，该电路有效利用内部低频时钟作为计数闸门，在固定时间内对高频时钟周期个数计数，从而推得高频时钟频率。当所得频率超过正常工作频率范围时，产生报警信号。

本发明提出的一种用于抗攻击芯片的高频时钟频率检测结构电路，其予以实现的一个技术方案是用于固定范围的频率检测，如图1所示，该结构电路包括两个串联的上升沿触发的D触发器、三个二输入与门、延时单元D、或门OR、10位异步清零二进制加法计数器CT、10位锁存器LATCH和10位数字比较器DCMP；其中，串联的两个上升沿触发的D触发器构成了同步电路；两个上升沿触发的D触发器和三个二输入与门构成了门控时钟结构；延时单元D为偶数个反相器串联而成，通过调节该反相器个数控制延时时间；所述10位数字比较器DCMP内含两个10位寄存器，即频率上限寄存器H与频率下限寄存器L；延时单元D与或门OR构成了延时清零结构。

该高频时钟频率检测结构电路外部提供的输入信号为高频时钟CLKH、使能En、低频时钟CLKL；该高频时钟频率检测结构电路内部提供的主要信号为待测高频信号CLKT、门控信号Gate、延时清零信号CLRG、门控高频信号CLKG；该高频时钟频率检测结构电路的输出信号为报警信号ALARM；上述各器件之间、器件及信号之间的连接关系如下：

两个上升沿触发的D触发器分别为D触发器D1和D触发器D2，三个二输入与门分别为二输入与门AND1、二输入与门AND2和二输入与门AND3；使能En与D触发器D1的输入端D相连，D触发器D1的同相输出端Q与D触发器D2的输入端D相连；低频时钟CLKL与D触发器D1及D触发器D2的时钟输入端CLK相连；D触发器D2的同相输出端Q同与门AND1的输入端A2以及与门AND2的输入端A3相连；与门AND1的另一个输入端A1与高频时钟CLKH相连；与门AND2的另一个输入端A4与低频时钟CLKL相连；与门AND1的输出端B1与与门AND3的输入端A5相连，与门AND2的输出端B2与与门AND3的输入端A6相连，与门AND3的输出端B3作为计数器CT的时钟输入信号、并与10位异步清零二进制加法计数器CT的时钟输入端CP相连。

与门AND2的输出端B2与延时单元D的输入端A7相连，延时单元D的输出端B4与或门OR输入端A9相连，或门OR另一个输入端A8与与门AND2的输出端B2相连；或门OR输出端B5与10位异步清零二进制加法计数器CT的异步清零端Clr相连。

10位异步清零二进制加法计数器CT的10位输出端口Q₉、Q₈、Q₇、Q₆、Q₅、Q₄、Q₃、Q₂、Q₁、Q₀与10位锁存器LATCH的10位输入端C₉、C₈、C₇、C₆、C₅、C₄、C₃、C₂、C₁、C₀一一对应相连；与门AND2的输出端B2与10位锁存器LATCH的锁存控制端G相连。10位锁存器LATCH的10位输出信号L₉、L₈、L₇、L₆、L₅、L₄、L₃、L₂、L₁、L₀分别作为10位数字比较器DCMP的10位输入信号，并与10位数字比较器DCMP的输入端D₉、D₈、D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀一一相连；与门AND2的输出端B2与10位数字比较器DCMP的使能输入端E相连，D触发器D2的同相输出端Q与10位数字比较器DCMP复位输入端Rst相连；10位数字比较器DCMP输出报警信号ALARM。

如图1所示，使用时依据测量精度选择合适的低频时钟，然后根据所需测量的最高频率值选择合适位数的计数器。其次，根据锁存器输入数据所需的建立时间调节延时单元D的延时，使得计数器清零前锁存器已经将计数值锁存，同时又为数字比较器留出充足的比较时间。最后，在低频时钟上升沿采样ALARM输出信号，即可得到有效报警信号。

本发明中，10位异步清零二进制加法计数器CT，其中CP为时钟输入端，上升沿有效；Clr为异步清零端，低电平有效；Q₉、Q₈、Q₇、Q₆、Q₅、Q₄、Q₃、Q₂、Q₁、Q₀为10位输出端口，同时也代表计数输出值，其中的Q₉为最高位。10位锁存器LATCH的锁存控制端G也为锁存控制输入端，G下降沿锁存数据并低电平保持，G为高电平时不锁存，输入端C₉、C₈、C₇、C₆、C₅、C₄、C₃、C₂、C₁、C₀的输入数据直达锁存控输出端L₉、L₈、L₇、L₆、L₅、L₄、L₃、L₂、L₁、L₀。10位数字比较器DCMP内含的两个10位寄存器，即频率上限寄存器H与频率下限寄存器L。D₉、D₈、D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀为该数字比较器的数据输入端，En为使能输入端，低电平有效。Rst为复位输入端，低电平有效。

本发明中，第一D触发器D1和第二触发器D2和三个与门AND1、AND2、AND3共同构成了门控时钟结构。使能En为频率测量控制信号，当其为高电平时，才能进行频率测量。D1与D2串联构成同步电路，将使能En与低频时钟CLKL同步，得到同步使能信号Ena。使En与低频时钟同步，避免了在低频时钟CLKL高电平期间En改变而造成的错误检测结果。同时，当Ena信号为低电平时，关闭了高频时钟CLKH与低频时钟CLKL经与门AND1和AND2的输出，从而避免了同步使能Ena无效时，后续电路仍有不必要的时钟输入，造成功耗损失。高频时钟CLKH与同步使能信号Ena经过与门AND1相与得到待测高频信号CLKT。低频时钟CLKL与同步使能信号Ena经过与门AND2相与得到门控信号Gate。待测高频信号CLKT与门控信号Gate经过与门AND3相与得到门控高频信号CLKG。门控高频信号CLKG即为经过门控处理的待检测高频信号。

本发明中，延时单元D与或门OR构成了延时清零结构。当门控信号Gate由高电平转变为低电平时，或门OR输入端A8直接由高电平跳变为低电平，由于延时单元D延时效果，A9端并未立即发生改变，或门OR输出端同样未立即发生改变。经过一定时间延时，延时单元D输出端B4由高电平跳变为低电平，或门OR输出端才由高电平跳变为低电平。门控信号Gate之后经过一段时间，延时清零信号CLRG才改变，计数器CT经过一定延时后才进行清零操作。当门控信号Gate由低电平转变为高电平时，或门OR输入端A8直接由低电平跳变为高电平，或门OR输出端同样直接由低电平跳变为高电平。延时清零信号CLRG与门控信号Gate同时刻改变，计数器CT清零信号立即无效。延时清零结构避免了由于走线延时等因素，使得计数器CT立即清零，而锁存器由于延时未立即锁存的情况，使得清零操作更加可靠。延时单元D的延时时间需要大于走线延时，使得计数器CT清零之前，锁存器LATCH已经将计数器输出值锁存。

频率检测结构信号波形图如图2所示。第1个低频时钟CLKL周期的低电平期间，使能信号En转为高电平，频率检测结构开始工作。由于同步电路作用，直到第3个CLKL周期上升沿，得到与CLKL同步的同步使能信号Ena，频率检测结构开始检测频率。第三个低频时钟CLKL高电平期间，门控信号Gate为高电平，与门AND3输出待测门控高频信号CLKG，该信号输入计数器CT时钟输入端CP，每当CLKG信号上升沿到来时，计数器计数值加1。由于门控信号Gate为高电平，即锁存器LATCH锁存控制输入端G输入高电平，锁存器LATCH保持透明状态，计数器CT输出值Q₉、Q₈、Q₇、Q₆、Q₅、Q₄、Q₃、Q₂、Q₁、Q₀将直接到达锁存器输出L₉、L₈、L₇、L₆、L₅、L₄、L₃、L₂、L₁、L₀。由于数字比较器使能端E输入无效高电平，故数字比较器不工作，输出端ALARM保持不变。当低频时钟CLKL低电平期间，门控信号Gate为低电平，CLKG保持低电平，计数器CT时钟输入端CP无信号输入，计数值不发生改变。门控信号Gate由高变低时刻，锁存器LATCH锁存计数器CT输出值，L₉、L₈、L₇、L₆、L₅、L₄、L₃、L₂、L₁、L₀保持不变。数字比较器DCMP使能端E为有效低电平，开始正常工作。数字比较器DCMP读取输入端D₉、D₈、D₇、D₆、D₅、D₄、D₃、D₂、D₁、D₀数值，分别与频率上限寄存器H与频率下限寄存器L内数值进行对比。由于第3个CLKL周期高电平期间CLKH频率正常，故此时ALARM信号输出低电平，无报警。经过一定时间延迟，CLRG低电平，计数器CT清零。

第4个CLKL周期上升沿处，CLRG高电平，计数器CT清零无效，开始正常工作。由于第4个CLKL周期高电平期间CLKH频率过高，该周期低电平期间，数字比较器DCMP完成比较后，ALARM信号将输出高电平，即产生报警信号。第5个CLKL周期高电平期间CLKH频率过低，ALARM信号也将输出高电平报警信号。第6个CLKL周期低电平期间，En转变为低电平，但由于同步电路作用，直到第8个CLKL周期上升沿，同步使能信号Ena才转变为低电平，频率检测电路停止工作。

通过选择合适的低频时钟频率以及计数器位数，可以实现不同频率范围的检测。如若需要检测更高频率，可以在高频时钟和与门AND1的输入端A1之间插入分频器，如图3所示。如若需要获得频率具体值，可以在锁存器后加入数字运算单元ALU，如图4所示。假设低频时钟频率为f_L，被测频率为f_H，则计数器CT计数值为N＝[f_H/(2*f_L)]，故f_H＝2*f_L*N，其中[]表示取整操作。即ALU需要实现(2*f_L*N)的运算。

本发明的保护范围并不以上述实施方式为限，本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入保护范围。