一种多模可编程计数器及其实现方法、分频器与流程

本发明涉及分频技术领域，尤其涉及一种多模可编程计数器及其实现方法、分频器。

背景技术：

随着无线通信技术的不断发展，多模收发机的应用越来越广泛，频综作为多模收发机中的关键模块，能够利用锁相环技术产生各种不同频率的信号；而且为了适应不同的晶振，并为不同协议的信道提供载波信号，频综被要求具有较宽的分频比范围。由于上述锁相环技术中所采用的锁相环包括分频器，因此基于上述对频综提出的宽分频比范围的要求，就需要采用的分频器能够满足高速、宽分频比的要求。

请参阅图1，现有技术中应用较为广泛的分频器包括：双模预分频器91、多模可编程计数器93和吞计数器92；其中双模预分频器91的输出为多模可编程计数器93和吞计数器92提供分频信号，且多模可编程计数器93用于对分频信号进行分频并输出满足频率要求的目标分频信号。令双模预分频器91所能实现的最小分频比为M²，则M越小，最小分频比越小，相应的分频比范围就越大，从而使得分频器的噪声性能越好。由于分频器中选用的双模预分频器91的分频比范围越大，就要求多模可编程计数器93能够满足的工作频率越高，而现有技术中的多模可编程计数器93还无法满足较高工作频率的要求。

技术实现要素：

本发明提供一种多模可编程计数器及其实现方法、分频器，以满足高频工作的需求。

为达到上述目的，本发明采用如下技术方案：

第一方面，本发明提供一种多模可编程计数器，包括：可置数计数器，用于分别接收预设分频信号和时钟信号，并根据所述预设分频信号和所述时钟信号进行计数操作，输出计数值；耦合到所述可置数计数器的计数状态检测电路，所述计数状态检测电路用于检测所述计数值是否等于预设第一目标数值，并输出第一检测信号；耦合到所述计数状态检测电路的第一控制信号生成器，所述第一控制信号生成器用于接收所述第一检测信号、初始中间信号和反馈信号，并根据所述初始中间信号和所述反馈信号生成初始保持信号，再根据所述初始保持信号和所述第一检测信号生成初始输入控制信号，所述初始中间信号包括：初始置位信号或初始反相置位信号中的至少一个；耦合到所述第一控制信号生成器的初始置位单元，所述初始置位单元用于根据所述初始输入控制信号和所述时钟信号，生成所述初始中间信号；置位电路，包括级联的n个置位单元，所述n个置位单元用于根据所述初始中间信号和所述时钟信号，或根据所述初始保持信号和所述时钟信号，生成n个置位信号以及n个反相置位信号，其中，所述n个置位信号包括：第1置位信号至第n置位信号，所述n个反相置位信号包括：第1反相置位信号至第n反相置位信号，n为正整数，所述n个置位单元中级联在最后位置的置位单元生成所述第1置位信号和所述第1反相置位信号，所述第1置位信号或所述第1反相置位信号为所述反馈信号；所述可置数计数器还用于根据所述初始置位信号，所述初始反相置位信号，所述第1置位信号至所述第n置位信号，以及所述第1反相置位信号至所述第n反相置位信号中的至少一个信号，进行多个时钟周期的置数操作。

在可置数计数器所包括的分频单元的级数确定的情况下，可置数计数器完成置数操作所需要的时间就相应的确定。由于现有技术中的多模可编程计数器只包括一个用于产生置位信号的置位单元，这就使得产生的该置位信号在确定的置数操作时间内只能够持续一个时钟周期，从而使得该置位信号在控制可置数计数器进行置数操作时，可置数计数器只能够在一个时钟周期内完成置数操作，因此导致多模可编程计数器的工作频率较低。本发明实施例提供的多模可编程计数器中，包括计数状态检测电路、第一控制信号生成器、初始置位单元以及置位电路，且第一控制信号生成器分别和计数状态检测电路、初始置位单元以及置位电路相耦合，并能够根据初始中间信号和反馈信号生成初始保持信号，再根据初始保持信号和第一检测信号生成初始输入控制信号；由于反馈信号是由置位电路中级联在最后位置的置位单元生成的(即反馈信号是由置位电路最后生成的)，因此，在生成反馈信号之前，第一控制信号生成器能够仅根据初始中间信号和第一检测信号，生成初始输入控制信号，并使初始置位单元能够根据该初始输入控制信号输出初始中间信号，此过程中输出的初始中间信号或初始保持信号作为置位电路的输入，控制置位电路输出相应信号，直至置位电路产生反馈信号为止，第一控制信号生成器再根据初始中间信号，第一检测信号和反馈信号这三个信号产生相应的初始输入控制信号，并控制置位电路输出相应信号。

根据上述分析过程可知，本发明实施例提供的多模可编程计数器能够通过第一控制信号生成器、初始置位单元以及置位电路，控制由初始置位单元输出的初始中间信号，并能够使得初始置位单元在置数时段(确定的置数时间内)输出能够持续多个时钟周期的初始中间信号。而且，置位电路的输出会受到初始中间信号或初始保持信号的影响，即由置位电路输出的n个置位信号和n个反相置位信号中同样可以存在信号能够在置数时段持续多个时钟周期。因此，可置数计数器能够根据初始置位信号，初始反相置位信号，第1置位信号至第n置位信号，以及第1反相置位信号至第n反相置位信号中的至少一个信号，进行多个时钟周期的置数操作，提高了工作频率，从而使得多模可编程计数器1具有较高的工作频率，提高了多模可编程计数器1的工作速度。

此外，当可置数计数器根据初始置位信号，初始反相置位信号，第1置位信号至第n置位信号，以及第1反相置位信号至第n反相置位信号中的多个信号，进行置数操作时，相当于将可置数计数器包括的全部分频单元进行了分组，且不同的信号对应控制不同组的分频单元。与一个信号控制全部分频单元相比较，多个信号控制多组分频单元，相当于缩小了可置数计数器完成置数操作所需要的时间，而且由多个信号控制可置数计数器的置数操作和置数解除操作，可置数计数器中的分频单元可以同时进行置数操作，提高了多模可编程计数器的工作速度，从而进一步提高了多模可编程计数器的工作频率。而且，由多个信号控制可置数计数器中的全部分频单元，还避免了仅由一个信号控制可置数计数器中的全部分频单元所出现的信号负载过大的问题。

结合第一方面，在第一方面的第一种实现方式中，所述置位电路中的第n个置位单元与所述初始置位单元相耦合，所述第n个置位单元用于根据所述初始中间信号和所述时钟信号输出所述第n置位信号或所述第n反相置位信号中的至少一个信号；n个置位单元中的第i个置位单元与第i+1个置位单元相耦合，所述第i个置位单元用于根据所述时钟信号和第i+1中间信号生成第i置位信号或第i反相置位信号中的至少一个信号；所述第i+1中间信号包括：第i+1置位信号或第i+1反相置位信号中的至少一个；i的取值从n-1开始，每次减1，循环到i＝1为止；或，所述第i个置位单元与所述第一控制信号生成器相耦合，所述第i个置位单元用于根据所述时钟信号和第i保持信号，生成第i置位信号或第i反相置位信号中的至少一个信号；所述第一控制信号生成器还用于根据所述反馈信号和所述第i+1中间信号，生成所述第i保持信号，并将所述第i保持信号提供给所述第i个置位单元；i的取值从n-1开始，每次减1，循环到i＝1为止。

本发明提供的置位电路的具体结构和连接方式多种多样，能够实现相应逻辑功能即可。而且，当第i个置位单元与第一控制信号生成器相耦合，且第i置位信号用于使可置数计数器进行置数操作时，能够通过控制第1置位信号的产生时间，来控制第i置位信号，从而控制可置数计数器进行置数操作的时间；这样当有多个信号控制可置数计数器进行置数操作时，多个信号均能够受到反馈信号的控制，即能够在可置数计数器要进行计数操作时，通过反馈信号控制各目标置位信号停止输出，从而很好的避免了在前一目标置位信号结束输出之后，相邻的后一置位信号还未完成置数的情况，避免出现逻辑运行错误的问题。

结合第一方面，在第一方面的第二种实现方式中，所述置位电路中的第n个置位单元与所述第一控制信号生成器相耦合，所述第n个置位单元用于根据所述初始保持信号和所述时钟信号输出所述第n置位信号或所述第n反相置位信号中的至少一个信号；n个置位单元中的第i个置位单元与第i+1个置位单元相耦合，所述第i个置位单元用于根据所述时钟信号和第i+1中间信号生成第i置位信号或第i反相置位信号中的至少一个信号；所述第i+1中间信号包括：第i+1置位信号或第i+1反相置位信号中的至少一个；i的取值从n-1开始，每次减1，循环到i＝1为止；或，所述第i个置位单元与所述第一控制信号生成器相耦合，所述第i个置位单元用于根据所述时钟信号和第i保持信号，生成第i置位信号或第i反相置位信号中的至少一个信号；所述第一控制信号生成器还用于根据所述反馈信号和所述第i+1中间信号，生成所述第i保持信号，并将所述第i保持信号提供给所述第i个置位单元；i的取值从n-1开始，每次减1，循环到i＝1为止。

本发明提供的置位电路的具体结构和连接方式多种多样，能够实现相应逻辑功能即可。而且，当第i个置位单元与第一控制信号生成器相耦合，且第i置位信号用于使可置数计数器进行置数操作时，能够通过控制第1置位信号的产生时间，来控制第i置位信号，从而控制可置数计数器进行置数操作的时间；这样当有多个信号控制可置数计数器进行置数操作时，多个信号均能够受到反馈信号的控制，即能够在可置数计数器要进行计数操作时，通过反馈信号控制各目标置位信号停止输出，从而很好的避免了在前一目标置位信号结束输出之后，相邻的后一置位信号还未完成置数的情况，避免出现逻辑运行错误的问题。

结合第一方面的第一种实现方式或第一方面的第二种实现方式，在第一方面的第三种实现方式中，所述可置数计数器包括级联的多个分频单元，当所述可置数计数器用于根据所述初始置位信号，所述初始反相置位信号，所述第1置位信号至所述第n置位信号，以及所述第1反相置位信号至所述第n反相置位信号中的多个信号，进行多个时钟周期的置数操作时，每个信号对应控制所述可置数计数器中的至少一个分频单元进行置数操作，且各个信号对应控制的分频单元不相同。

本发明提供的可置数计数器包括级联的多个分频单元，且能够通过多个分频单元实现递减计数操作和置数操作。

结合第一方面的第一种实现方式或第一方面的第二种实现方式，在第一方面的第四种实现方式中，所述第一控制信号生成器用于对所述第1置位信号和所述初始反相置位信号进行逻辑或运算以及逻辑非运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述第一检测信号进行逻辑或运算以及逻辑非运算，得到所述初始输入控制信号；或，所述第一控制信号生成器用于对所述第1置位信号进行逻辑非运算，得到所述第1反相置位信号，再对所述第1反相置位信号和初始置位信号进行逻辑与运算以及逻辑非运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述第一检测信号进行逻辑与运算以及逻辑非运算，得到所述初始输入控制信号。

本发明提供的第一控制信号生成器的种类多种多样，可以通过不同的逻辑运算来实现其功能。

结合第一方面的第一种实现方式或第一方面的第二种实现方式，在第一方面的第五种实现方式中，所述第一控制信号生成器还用于对所述反馈信号进行逻辑非运算，得到反相反馈信号，再对所述反相反馈信号和所述第i+1置位信号进行逻辑与运算，得到所述第i保持信号；或，所述第一控制信号生成器还用于对所述第i+1置位信号进行逻辑非运算，得到第i+1反相置位信号，再对所述第i+1反相置位信号和所述反馈信号进行逻辑或运算，得到所述第i保持信号。

本发明提供的第一控制信号生成器中对应生成第i保持信号的部分的种类多种多样，可以通过不同的逻辑运算来实现其功能。

结合第一方面，在第一方面的第六种实现方式中，当所述计数状态检测电路检测到所述计数值等于预设第一目标数值时，所述计数状态检测电路输出的所述第一检测信号为高电平信号，当所述计数状态检测电路检测到所述计数值不等于所述预设第一目标数值时，所述计数状态检测电路输出的所述第一检测信号为低电平信号；或，当所述计数状态检测电路检测到所述计数值等于预设第一目标数值时，所述计数状态检测电路输出的所述第一检测信号为低电平信号，当所述计数状态检测电路检测到所述计数值不等于所述预设第一目标数值时，所述计数状态检测电路输出的所述第一检测信号为高电平信号。

第一检测信号的高低电平可以根据实际需要进行设定，只需满足当计数值等于预设第一目标数值时，第一检测信号对应的电平，与当计数值不等于预设第一目标数值时，第一检测信号对应的电平不相同即可。

结合第一方面，在第一方面的第七种实现方式中，所述计数状态检测电路还用于根据所述计数值是否等于预设第二目标数值，输出第二检测信号；所述多模可编程计数器还包括：耦合到所述计数状态检测电路的第二控制信号生成器，所述第二控制信号生成器用于接收所述第二检测信号、窗口中间信号和所述反馈信号，并根据所述窗口中间信号和所述反馈信号生成窗口保持信号，再根据所述窗口保持信号和所述第二检测信号生成窗口输入控制信号，所述窗口中间信号包括：时间窗口信号或反相时间窗口信号中的至少一个；耦合到所述第二控制信号生成器的时间窗口产生器，所述时间窗口产生器用于根据所述窗口输入控制信号和所述时钟信号，生成所述窗口中间信号。

上述时间窗口产生器和第二控制信号生成器配合工作，通过控制第1置位信号的产生时间，能够准确控制时间窗口信号和反相时间窗口信号的输出持续时间，这样就能够根据实际需要产生精确的时间窗口信号和反相时间窗口信号以供使用。

结合第一方面的第七种实现方式，在第一方面的第八种实现方式中，所述第二控制信号生成器用于对所述第1置位信号和所述反相时间窗口信号进行逻辑或运算以及逻辑非运算，得到所述窗口保持信号；所述第二控制信号生成器还用于对所述窗口保持信号和所述第二检测信号进行逻辑或运算以及逻辑非运算，得到所述窗口输入控制信号；或，所述第二控制信号生成器用于对所述第1置位信号进行逻辑非运算，得到所述第1反相置位信号，再对所述第1反相置位信号和所述时间窗口信号进行逻辑与运算以及逻辑非运算，得到所述窗口保持信号；所述第二控制信号生成器还用于对所述窗口保持信号和所述第二检测信号进行逻辑与运算以及逻辑非运算，得到所述窗口输入控制信号。

本发明提供的第二控制信号生成器的种类多种多样，可以通过不同的逻辑运算来实现其功能。

结合第一方面的第七种实现方式，或第一方面的第八种实现方式，在第一方面的第九种实现方式中，当所述计数状态检测电路检测到所述计数值等于预设第二目标数值时，所述计数状态检测电路输出的所述第二检测信号为高电平信号，当所述计数状态检测电路检测到所述计数值不等于所述预设第二目标数值时，所述计数状态检测电路输出的所述第二检测信号为低电平信号；或，当所述计数状态检测电路检测到所述计数值等于预设第二目标数值时，所述计数状态检测电路输出的所述第二检测信号为低电平信号，当所述计数状态检测电路检测到所述计数值不等于所述预设第二目标数值时，所述计数状态检测电路输出的所述第二检测信号为高电平信号。

第二检测信号的高低电平可以根据实际需要进行设定，只需满足当计数值等于预设第二目标数值时，第二检测信号对应的电平，与当计数值不等于预设第二目标数值时，第二检测信号对应的电平不相同即可。

结合第一方面的第一种实现方式或第一方面的第二种实现方式，在第一方面的第十种实现方式中，所述第一检测信号包括：低位第一检测信号和高位第一检测信号；所述计数状态检测电路用于根据所述可置数计数器输出的计数值所对应的最低位二进制数，输出所述低位第一检测信号；所述计数状态检测电路还用于根据所述计数值所对应的除最低位二进制数以外的其它位二进制数，输出所述高位第一检测信号；当所述计数状态检测电路检测到所述计数值等于预设第一目标数值时，所述计数状态检测电路输出的所述低位第一检测信号为高电平信号，输出的所述高位第一检测信号为高电平信号；或，当所述计数状态检测电路检测到所述计数值等于预设第一目标数值时，所述计数状态检测电路输出的所述低位第一检测信号为低电平信号，输出的所述高位第一检测信号为低电平信号；所述第一控制信号生成器用于对所述第1置位信号和所述初始反相置位信号进行逻辑或运算以及逻辑非运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述低位第一检测信号进行逻辑或运算，得到第一中间值，并对所述初始保持信号和所述高位第一检测信号进行逻辑或运算，得到第二中间值，再对所述第一中间值和所述第二中间值进行逻辑与运算得到所述初始输入控制信号；或，所述第一控制信号生成器用于对所述第1置位信号进行逻辑非运算，得到第1反相置位信号，再对所述第1反相置位信号和所述初始置位信号进行逻辑与运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述低位第一检测信号进行逻辑或运算，得到第三中间值，并对所述初始保持信号和所述高位第一检测信号进行逻辑或运算，得到第四中间值，再对所述第三中间值和所述第四中间值进行逻辑与运算得到所述初始输入控制信号；或，所述第一控制信号生成器用于对所述第1置位信号和所述初始反相置位信号进行逻辑或运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述低位第一检测信号进行逻辑与运算，得到第五中间值，并对所述初始保持信号和所述高位第一检测信号进行逻辑与运算，得到第六中间值，对所述第五中间值和所述第六中间值分别进行逻辑非运算，对应得到第七中间值和第八中间值，再对所述第七中间值和所述第八中间值进行逻辑与运算，得到所述初始输入控制信号；或，所述第一控制信号生成器用于对所述第1置位信号进行逻辑非运算，得到第1反相置位信号，再对所述第1反相置位信号和所述初始置位信号进行逻辑与运算以及逻辑非运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述低位第一检测信号进行逻辑与运算，得到第九中间值，并对所述初始保持信号和所述高位第一检测信号进行逻辑与运算，得到第十中间值，对所述第九中间值和所述第十中间值分别进行逻辑非运算，对应得到第十一中间值和第十二中间值，再对所述第十一中间值和所述第十二中间值进行逻辑与运算，得到所述初始输入控制信号；或，所述第一控制信号生成器用于对所述第1置位信号和所述初始反相置位信号进行逻辑或运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述低位第一检测信号进行逻辑与运算，得到第十三中间值，并对所述初始保持信号和所述高位第一检测信号进行逻辑与运算，得到第十四中间值，再对所述第十三中间值和所述第十四中间值进行逻辑或运算，得到所述初始输入控制信号；或，所述第一控制信号生成器用于对所述第1置位信号进行逻辑非运算，得到第1反相置位信号，再对所述第1反相置位信号和所述初始置位信号进行逻辑与运算以及逻辑非运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述低位第一检测信号进行逻辑与运算，得到第十五中间值，并对所述初始保持信号和所述高位第一检测信号进行逻辑与运算，得到第十六中间值，再对所述第十五中间值和所述第十六中间值进行逻辑或运算，得到所述初始输入控制信号；或，所述第一控制信号生成器用于对所述第1置位信号和所述初始反相置位信号进行逻辑或运算以及逻辑非运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述低位第一检测信号进行逻辑或运算，得到第十七中间值，并对所述初始保持信号和所述高位第一检测信号进行逻辑或运算，得到第十八中间值，再对所述第十七中间值和所述第十八中间值分别进行逻辑非运算，对应得到第十九中间值和第二十中间值，再对所述第十九中间值和所述第二十中间值进行逻辑或运算，得到所述初始输入控制信号；或，所述第一控制信号生成器用于对所述第1置位信号进行逻辑非运算，得到第1反相置位信号，再对所述第1反相置位信号和所述初始置位信号进行逻辑与运算，得到所述初始保持信号；所述第一控制信号生成器还用于对所述初始保持信号和所述低位第一检测信号进行逻辑或运算，得到第二十一中间值，并对所述初始保持信号和所述高位第一检测信号进行逻辑或运算，得到第二十二中间值，再对所述第二十一中间值和所述第二十二中间值分别进行逻辑非运算，对应得到第二十三中间值和第二十四中间值，再对所述第二十三中间值和所述第二十四中间值进行逻辑或运算，得到所述初始输入控制信号。

当第一检测信号包括低位第一检测信号和高位第一检测信号时，第一控制信号生成器对应存在多种结构，即可以通过不同的逻辑运算来实现其功能。

第二方面，本发明提供一种多模可编程计数器的实现方法，包括：所述多模可编程计数器中的可置数计数器分别接收预设分频信号和时钟信号，并根据所述预设分频信号和所述时钟信号进行计数操作，输出计数值；所述多模可编程计数器检测所述计数值是否等于预设第一目标数值，并输出第一检测信号；所述多模可编程计数器接收所述第一检测信号、初始中间信号和反馈信号，并根据所述初始中间信号和所述反馈信号生成初始保持信号，再根据所述初始保持信号和所述第一检测信号生成初始输入控制信号，所述初始中间信号包括：初始置位信号或初始反相置位信号中的至少一个；所述多模可编程计数器根据所述初始输入控制信号和所述时钟信号，生成所述初始中间信号；所述多模可编程计数器根据所述初始中间信号和所述时钟信号，或根据所述初始保持信号和所述时钟信号，生成n个置位信号以及n个反相置位信号，其中，所述n个置位信号包括：第1置位信号至第n置位信号，所述n个反相置位信号包括：第1反相置位信号至第n反相置位信号，n为正整数；所述第1置位信号或所述第1反相置位信号为所述反馈信号，且所述反馈信号为所述置位电路最后输出的信号；所述多模可编程计数器利用所述初始置位信号，所述初始反相置位信号，所述第1置位信号至所述第n置位信号，以及所述第1反相置位信号至所述第n反相置位信号中的至少一个信号，对所述可置数计数器进行置数操作，且所述置数操作持续多个时钟周期。

本发明提供的多模可编程计数器的实现方法由上述多模可编程计数器实施，上述多模可编程计数器能够通过第一控制信号生成器，使得初始置位单元在置数时段输出能够持续多个时钟周期的初始中间信号，直至置位电路产生反馈信号为止。而且，置位电路的输出会受到初始中间信号或初始保持信号的影响，使得置位电路输出的n个置位信号和n个反相置位信号中存在至少一个信号，同样能够在置数时段持续多个时钟周期。因此，可置数计数器能够根据初始置位信号，初始反相置位信号，第1置位信号至第n置位信号，以及第1反相置位信号至第n反相置位信号中的至少一个信号，进行多个时钟周期的置数操作。因此，本发明提供的多模可编程计数器的实现方法提高了可置数计数器的工作频率，从而使得多模可编程计数器具有较高的工作频率，提高了多模可编程计数器的工作速度。

结合第二方面，在第二方面的第一种实现方式中，多模可编程计数器的实现方法还包括：所述多模可编程计数器还检测所述计数值是否等于预设第二目标数值，并输出第二检测信号；所述多模可编程计数器还接收所述第二检测信号、窗口中间信号和所述反馈信号，并根据所述窗口中间信号和所述反馈信号生成窗口保持信号，再根据所述窗口保持信号和所述第二检测信号生成窗口输入控制信号，所述窗口中间信号包括：时间窗口信号或反相时间窗口信号中的至少一个；所述多模可编程计数器还根据所述窗口输入控制信号和所述时钟信号，生成所述窗口中间信号。

上述时间窗口产生器和第二控制信号生成器配合工作，通过控制第1置位信号的产生时间，准确控制时间窗口信号和反相时间窗口信号的输出持续时间，这样就能够根据实际需要产生精确的时间窗口信号和反相时间窗口信号以供使用。

第三方面，本发明提供一种分频器，包括双模预分频器，吞计数器以及上述多模可编程计数器；其中，所述双模预分频器用于接收输入周期信号和分频比控制信号，并根据所述输入周期信号和所述分频比控制信号，输出第一分频信号和第二分频信号；所述多模可编程计数器与所述双模预分频器相耦合，用于接收所述第一分频信号和所述第二分频信号，并根据所述第一分频信号和所述第二分频信号输出目标分频信号和计数控制信号；所述吞计数器分别与所述双模预分频器和所述多模可编程计数器相耦合，用于接收所述第一分频信号和所述计数控制信号，根据所述第一分频信号和所述计数控制信号，输出所述分频比控制信号，并将所述分频比控制信号提供给所述双模预分频器。

本发明提供的分频器包括了上述多模可编程计数器，而上述多模可编程计数器能够实现较高的工作频率，因此，本发明提供的分频器能够实现较大的分频比范围，具有更好的噪声性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中分频器的结构示意图；

图2为本发明实施例提供的多模可编程计数器的第一结构示意图；

图3为本发明实施例提供的多模可编程计数器的第一工作时序图；

图4为本发明实施例提供的多模可编程计数器的第二结构示意图；

图5为本发明实施例提供的多模可编程计数器的第二工作时序图；

图6为本发明实施例提供的第一控制信号生成器的第一结构示意图；

图7为本发明实施例提供的第一控制信号生成器的第二结构示意图；

图8为本发明实施例提供的第一控制信号生成器的第三结构示意图；

图9为本发明实施例提供的第一控制信号生成器的第四结构示意图；

图10为本发明实施例提供的第一控制信号生成器的第五结构示意图；

图11为本发明实施例提供的第一控制信号生成器的第六结构示意图；

图12为本发明实施例提供的第一控制信号生成器的第七结构示意图；

图13为本发明实施例提供的第一控制信号生成器的第八结构示意图；

图14为本发明实施例提供的第一控制信号生成器的第九结构示意图；

图15为本发明实施例提供的第一控制信号生成器的第十结构示意图；

图16为本发明实施例提供的第一控制信号生成器的第十一结构示意图；

图17为本发明实施例提供的第一控制信号生成器的第十二结构示意图；

图18为本发明实施例提供的第i置位单元的第一种连接方式示意图；

图19为本发明实施例提供的第i置位单元的第二种连接方式示意图；

图20为本发明实施例提供的第一控制信号生成器的第十三结构示意图；

图21为本发明实施例提供的第一控制信号生成器的第十四结构示意图；

图22为本发明实施例提供的第一控制信号生成器的第十五结构示意图；

图23为本发明实施例提供的第一控制信号生成器的第十六结构示意图；

图24为本发明实施例提供的第一控制信号生成器的第十七结构示意图；

图25为本发明实施例提供的第一控制信号生成器的第十八结构示意图；

图26为本发明实施例提供的第一控制信号生成器的第十九结构示意图；

图27为本发明实施例提供的第一控制信号生成器的第二十结构示意图；

图28为本发明实施例提供的第一控制信号生成器的第二十一结构示意图；

图29为本发明实施例提供的第一控制信号生成器的第二十二结构示意图；

图30为本发明实施例提供的第一控制信号生成器的第二十三结构示意图；

图31为本发明实施例提供的第一控制信号生成器的第二十四结构示意图；

图32为本发明实施例提供的第一控制信号生成器的第二十五结构示意图；

图33为本发明实施例提供的第一控制信号生成器的第二十六结构示意图；

图34为本发明实施例提供的第一控制信号生成器的第二十七结构示意图；

图35为本发明实施例提供的第一控制信号生成器的第二十八结构示意图；

图36为本发明实施例提供的多模可编程计数器的第三结构示意图；

图37为本发明实施例提供的分频器的结构示意图。

具体实施方式

下面将结合本实施例中的附图，对本实施例中的技术方案进行清楚地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图2，本发明实施例提供的多模可编程计数器1包括：可置数计数器10、计数状态检测电路30、第一控制信号生成器40、初始置位单元dff0和置位电路60。

可置数计数器10用于分别接收预设分频信号(示例性的，这里用n<0>，n<1>，n<2>，n<3>，n<4>，n<5>，n<6>，n<7>，n<8>来表示各个分频信号)和时钟信号clk，并根据预设分频信号和时钟信号clk进行计数操作，输出计数值cnt，需要说明的是，可置数计数器10进行技术操作的原理，在先技术中已有充分描述，具体可以参考在先技术(例如：IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.33,NO.10；IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II:ANALOG AND DIGITAL SIGNAL PROCESSING,VOL.49,NO.9和US20020036935A1)。计数状态检测电路30耦合到可置数计数器10，用于检测计数值cnt是否等于预设第一目标数值，并输出第一检测信号o_eoc1。第一控制信号生成器40耦合到计数状态检测电路30，用于接收第一检测信号o_eoc1、初始中间信号和反馈信号，并根据初始中间信号和反馈信号生成初始保持信号，再根据初始保持信号和第一检测信号o_eoc1生成初始输入控制信号，初始中间信号包括：初始置位信号ld0或初始反相置位信号ld0b中的至少一个。初始置位单元dff0耦合到第一控制信号生成器40，用于根据初始输入控制信号和时钟信号clk，生成初始中间信号。置位电路60包括级联的n个置位单元，n个置位单元用于根据初始中间信号和时钟信号clk，或根据初始保持信号和时钟信号clk，生成n个置位信号以及n个反相置位信号，其中，n个置位信号包括：第1置位信号ld1至第n置位信号ldn，n个反相置位信号包括：第1反相置位信号ld1b至第n反相置位信号ldnb，n为正整数；n个置位单元中级联在最后位置的置位单元生成第1置位信号ld1和第1反相置位信号ld1b，第1置位信号ld1或第1反相置位信号ld1b为反馈信号；示例性的，当n大于等于2时，置位电路60包括的n个置位单元可以分别为：第1个置位单元dff1……直至第n个置位单元dffn，其中，所述n个置位单元按照编号大小，以降序的方式级联，也就是说，第n个置位单元dffn位于级联链路的开始位置，第n-1个置位单元位于级联链路的下一位置，并与第n个置位单元dffn级联，以此类推，第1个置位单元dff1位于级联链路的最后一个位置。可置数计数器10还用于根据初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中的至少一个信号，进行多个时钟周期的置数操作，本领域技术人员应当知道，置数操作是指在可置数计数器10的使用过程中，为可置数计数器10预先设定一个数值，然后可置数计数器10从这个预先设定的数值开始计数，计数方式可以是递增，也可以是递减，具体可以参考现有技术。

上述多模可编程计数器1的工作过程为：

可置数计数器10接收预设分频信号和时钟信号clk，并根据预设分频信号和时钟信号clk进行计数操作，输出计数值cnt；具体的，在可置数计数器10进行置数操作时，可置数计数器10会根据预设分频信号，输出预设的计数值cnt，在可置数计数器10进行计数操作时，可置数计数器10会根据接收到的时钟信号clk所对应的信号脉冲进行递减计数，即可置数计数器10每接收到一个时钟信号clk的信号脉冲，可置数计数器10所输出的计数值cnt减1。

计数状态检测电路30检测计数值cnt是否等于预设第一目标数值，并输出第一检测信号o_eoc1。其中，预设第一目标数值可以根据实际需要进行设定，当检测到计数值cnt等于预设第一目标数值时，可置数计数器10进行置数操作，即输出预设的计数值cnt，当检测到计数值cnt不等于预设第一目标数值时，可置数计数器10进行递减计数操作，并输出相应的计数值cnt。

第一控制信号生成器40接收第一检测信号o_eoc1、初始中间信号和反馈信号，并根据初始中间信号和反馈信号生成初始保持信号，再根据初始保持信号和第一检测信号o_eoc1生成初始输入控制信号。

初始置位单元dff0根据初始输入控制信号和时钟信号clk，生成初始中间信号。

置位电路60根据初始中间信号和时钟信号clk，或根据初始保持信号和时钟信号clk，生成第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb。

可置数计数器10根据初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中的至少一个信号，进行持续多个时钟周期的置数操作。更详细的说，控制可置数计数器10进行置数操作的信号能够在置数操作时段，持续多个时钟周期，因此，可置数计数器10能够根据该信号进行多个时钟周期的置数操作。

在可置数计数器10所包括的分频单元20的级数确定的情况下，可置数计数器10完成置数操作所需要的时间就相应的确定。由于现有技术中的多模可编程计数器93只包括一个用于产生置位信号的置位单元，这就使得产生的该置位信号在确定的置数操作时间内只能够持续一个时钟周期，从而使得该置位信号在控制可置数计数器10进行置数操作时，可置数计数器10只能够在一个时钟周期内完成置数操作，因此导致多模可编程计数器的工作频率较低。本发明实施例提供的多模可编程计数器1中，包括计数状态检测电路30、第一控制信号生成器40、初始置位单元dff0以及置位电路60，且第一控制信号生成器40分别和计数状态检测电路30、初始置位单元dff0以及置位电路60相耦合，并能够根据初始中间信号和反馈信号生成初始保持信号，再根据初始保持信号和第一检测信号o_eoc1生成初始输入控制信号；由于反馈信号是由置位电路60中级联在最后位置的置位单元生成的(即反馈信号是由置位电路60最后生成的)，因此，在生成反馈信号之前，第一控制信号生成器40能够仅根据初始中间信号和第一检测信号o_eoc1，生成初始输入控制信号，并使初始置位单元dff0能够根据该初始输入控制信号输出初始中间信号，此过程中输出的初始中间信号或初始保持信号作为置位电路60的输入，控制置位电路60输出相应信号，直至置位电路60产生反馈信号为止，第一控制信号生成器40再根据初始中间信号，第一检测信号o_eoc1和反馈信号这三个信号产生相应的初始输入控制信号，并控制置位电路60输出相应信号。

根据上述分析过程可知，本发明实施例提供的多模可编程计数器1能够通过第一控制信号生成器40、初始置位单元dff0以及置位电路60，控制由初始置位单元dff0输出的初始中间信号，并能够使得初始置位单元dff0在置数时段(确定的置数时间内)输出能够持续多个时钟周期的初始中间信号。而且，置位电路60的输出会受到初始中间信号或初始保持信号的影响，即由置位电路60输出的n个置位信号和n个反相置位信号中同样可以存在信号能够在置数时段持续多个时钟周期。因此，可置数计数器10能够根据初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中的至少一个信号，进行多个时钟周期的置数操作，提高了工作频率，从而使得多模可编程计数器1具有较高的工作频率，提高了多模可编程计数器1的工作速度，满足了高频工作的需求。

此外，当可置数计数器10根据初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中的多个信号，进行置数操作时，相当于将可置数计数器10包括的全部分频单元20进行了分组，且不同的信号对应控制不同组的分频单元20。与一个信号控制全部分频单元20相比较，多个信号控制多组分频单元20，相当于缩小了可置数计数器10完成置数操作所需要的时间，而且由多个信号控制可置数计数器10的置数操作和置数解除操作，可置数计数器10中的分频单元20可以同时进行置数操作，提高了多模可编程计数器1的工作速度，从而进一步提高了多模可编程计数器1的工作频率。而且，由多个信号控制可置数计数器10中的全部分频单元20，还避免了仅由一个信号控制可置数计数器10中的全部分频单元20所出现的信号负载过大的问题。

需要说明的是，本发明实施例提供的多模可编程计数器1可以与如图1所示的双模预分频器91配合应用，或作为计数器单独应用，多模可编程计数器1在单独应用时，同样能够实现较大的分频范围，不仅很好的适应了多模应用，还适应了不同晶振的需求。

值得注意的是，当可置数计数器10根据初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中的多个信号，进行置数操作时，多个信号中只要有一个信号能够使可置数计数器10进行多个时钟周期的置数操作，即能够实现本发明对应的技术效果，下面针对这种情况对如何提高工作频率进行详细分析。

假设可置数计数器10有M级分频单元20，多模可编程计数器工作的时钟周期为T(即频率为1/T)，则可以近似认为可置数计数器10对应进行置数操作与置数解除操作的时间均与分频单元20的级数成正比，假设对每一级分频单元20进行置数操作需要的时间为t1，对每一级分频单元20进行置数解除操作需要的时间为t0，则对M级分频单元20进行置数操作所需时间为M×t1，置数解除操作所需时间为M×t0。

对于传统结构，所有分频单元的置数操作和置数解除操作均需在1个时钟周期T内完成，即满足如下公式：

T≥M×t1

T≥M×t0

因此，传统结构的多模可编程计数器93工作的最小时钟周期Tmin为：

Tmin＝max{M×t1,M×t0}

对于本发明实施例提出的结构，以图2中包括9个分频单元的可置数计数器10为例，这里将初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中，能够控制可置数计数器10工作状态(包括：置数状态和计数状态)的信号定义为目标置位信号，图2中目标置位信号为初始置位信号ld0和第2置位信号ld2，其中，初始置位信号ld0负责控制可置数计数器10中的5个分频单元20，且5个分频单元20对应的置数操作需在3个时钟周期T′内完成，第2置位信号负责控制其余的4个分频单元20，且4个分频单元20对应的置数操作需在2个时钟周期T′内完成，置数解除操作均需要在1个时钟周期内完成(可以理解为信号从高电平到低电平的过程)。

对于置数操作，满足如下公式：

3T′≥5×t1

2T′≥4×t1

对于置数解除操作，满足如下公式：

T′≥5×t0

T′≥4×t0

因此，本发明实施例提出的多模可编程计数器1的最小工作周期Tmin′为：

即：

T′min＝max{2×t1,5×t0}

可置数计数器共包括9个分频单元20，因此对于传统结构的多模可编程计数器93的最小工作周期Tmin为：

Tmin＝max{9×t1,9×t0}

可以看出本发明实施例提供的多模可编程计数器1相对于传统结构的多模可编程计数器93，能够实现更小的工作周期，从而能够实现更高的工作频率。

请参阅图4和图5，对于图4中的结构，目标置位信号包括：第1置位信号ld1和初始置位信号ld0，第1置位信号ld1负责控制2个分频单元20，且2个分频单元20对应的置数操作和置数解除操作均需在1个时钟周期T＂内完成，第2置位信号ld2负责控制7个分频单元20，且7个分频单元20对应的置数操作和置数解除操作均需在2个时钟周期T＂内完成。

对于置数操作，满足如下公式：

T″≥2×t1

2T″≥7×t1

对于置数解除操作，满足如下公式：

T″≥2×t0

2T″≥7×t0

因此，本发明实施例提供的多模可编程计数器1的最小工作周期Tmin＂为：T″min＝max{3.5×t1,3.5×t0}，同样明显优于传统结构的多模可编程计数器93。

上述置位电路60的结构和连接方式均多种多样，下面给出两种具体情况，以对置位电路60的具体工作过程进行说明。

第一种情况，置位电路60中的第n个置位单元dffn与初始置位单元dff0相耦合，第n个置位单元dffn用于根据初始中间信号和时钟信号clk输出第n置位信号ldn或第n反相置位信号ldnb中的至少一个信号。

第二种情况，置位电路60中的第n个置位单元dffn与第一控制信号生成器40相耦合，第n个置位单元dffn用于根据初始保持信号和时钟信号clk输出第n置位信号ldn或第n反相置位信号ldnb中的至少一个信号。

基于上述两种情况中的任意一种情况，n个置位单元中的第1个置位单元dff1至第n-1个置位单元均存在下述两种工作方式：

第一种工作方式，n个置位单元中的第i个置位单元dffi与第i+1个置位单元dff_i+1相耦合，第i个置位单元dffi用于根据时钟信号clk和第i+1中间信号生成第i置位信号ldi或第i反相置位信号ldib中的至少一个信号；第i+1中间信号包括：第i+1置位信号ld_i+1或第i+1反相置位信号ld_i+1b中的至少一个；i的取值从n-1开始，每次减1，循环到i＝1为止；

第二种工作方式，n个置位单元中的第i个置位单元dffi与第一控制信号生成器40相耦合，第i个置位单元dffi用于根据时钟信号clk和第i保持信号，生成第i置位信号ldi或第i反相置位信号ldib中的至少一个信号；在这种工作方式下，第一控制信号生成器40还用于根据反馈信号和第i+1中间信号，生成第i保持信号，并将第i保持信号提供给第i个置位单元dffi；i的取值从n-1开始，每次减1，循环到i＝1为止。

置位电路60在实际工作时，可以将第n个置位单元dffn对应的上述两种情况，和第1个置位单元dff1至第n-1个置位单元对应的上述两种工作方式任意组合，来实现置位电路60的工作。优选的，置位电路60中的第n个置位单元dffn采用上述第二种情况，第1个置位单元dff1至第n-1个置位单元采用上述第二种工作方式。在这种优选方式下，置位电路60中的第n个置位单元dffn接收初始保持信号，第i个置位单元dffi接收第i保持信号(i取值1～n-1)；而且第n个置位单元dffn根据初始保持信号和时钟信号clk输出第n置位信号ldn或第n反相置位信号ldnb中的至少一个信号；第i个置位单元dffi根据时钟信号clk和第i保持信号，生成第i置位信号ldi或第i反相置位信号ldib中的至少一个信号。由于初始保持信号和第i保持信号均受反馈信号影响，就使得控制可置数计数器10进行置数操作的目标置位信号均能够受到反馈信号的控制，这样当可置数计数器10要进行计数操作时，就能够通过反馈信号控制各目标置位信号在同一时刻停止输出，从而很好的避免了在前一目标置位信号结束输出之后，相邻的后一置位信号还未完成置数的情况，避免出现逻辑运行错误的问题。

上述可置数计数器10的结构多种多样，具体可包括级联的多个分频单元20，每一个分频单元20均为二分频器，且每一个分频单元20的正向输出作为相邻下一个分频单元20的时钟输入。由可置数计数器10输出的计数值cnt转化为二进制计数值时，该二进制计数值包括由低位到高位的多位二进制数(0或1)，各位二进制数能够被可置数计数器10所包括的各分频单元20一一对应输出。当可置数计数器10用于根据初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中的多个信号，进行多个时钟周期的置数操作时，每个信号对应控制可置数计数器10中的至少一个分频单元20进行置数操作，且各个信号对应控制的分频单元20不相同。需要说明的是，可置数计数器10进行的置数操作即为其包括的各分频单元20进行的置数操作，具体的，当各分频单元20进行置数操作时，各分频单元20就会将事先设定好的预设分频信号对应输出，从而实现可置数计数器10输出预设的计数值cnt。

上述第一控制信号生成器40所实现功能为：根据初始中间信号和反馈信号生成初始保持信号，再根据初始保持信号和第一检测信号o_eoc1生成初始输入控制信号，以使得在置数时段，由初始置位单元dff0输出的初始置位信号ld0或初始反相置位信号ld0b能够持续多个时钟周期直至第一控制信号生成器40接收到反馈信号为止。而第一控制信号生成器40能够通过多种方式实现上述功能，例如：

第一种方式，第一控制信号生成器40用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和第一检测信号o_eoc1进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始输入控制信号。

第二种方式，第一控制信号生成器40用于对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，再对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和第一检测信号o_eoc1进行逻辑与运算得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始输入控制信号。

基于上述两种方式，初始置位单元dff0和第一控制信号生成器40所组成的电路的具体结构是多种多样的，只需满足本发明实施例提供的多模可编程计数器1的运行逻辑即可。示例性的，下面给出了由初始置位单元dff0和第一控制信号生成器40组成的电路的几种具体结构，并对其连接关系具体说明：

第一种结构，请参阅图6，初始置位单元dff0为D触发器，第一控制信号生成器40包括两个或非门；D触发器的同相输出端与第一个或非门的第一输入端连接，且输出初始反相置位信号ld0b，D触发器的反相输出端输出初始置位信号ld0，D触发器的时钟信号接收端与时钟信号发生器相连，且能够接收由时钟信号发生器发出的时钟信号clk，第一个或非门的第二输入端与置位电路60中的第1个置位单元dff1相连，能够接收由第1个置位单元dff1输出的第1置位信号ld1，第一个或非门的输出端与第二个或非门的第一输入端相连，第二个或非门的第二输入端与计数状态检测电路30相连，能够接收第一检测信号o_eoc1，第二个或非门的输出端与D触发器的信号输入端连接。第一个或非门用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；第二个或非门用于对初始保持信号和第一检测信号o_eoc1进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始输入控制信号，并将初始输入控制信号提供给D触发器的信号输入端。

第二种结构，请参阅图7，初始置位单元dff0为D触发器，第一控制信号生成器40包括或门和与非门；D触发器的反相输出端与或门的第一输入端连接，且输出初始反相置位信号ld0b，D触发器的同相输出端输出初始置位信号ld0，D触发器的时钟信号接收端与时钟信号发生器相连，且能够接收由时钟信号发生器发出的时钟信号clk，或门的第二输入端与第1个置位单元dff1相连，能够接收第1置位信号ld1，或门的输出端和与非门的第一输入端相连，与非门的第二输入端与计数状态检测电路30相连，能够接收第一检测信号o_eoc1，与非门的输出端与D触发器的信号输入端连接。或门用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算，得到初始保持信号；与非门用于对初始保持信号和第一检测信号o_eoc1进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始输入控制信号，并将初始输入控制信号提供给D触发器的信号输入端。

第三种结构，请参阅图8，初始置位单元dff0为D触发器，第一控制信号生成器40包括或门和与门；D触发器的同相输出端与或门的第一输入端连接，且输出初始反相置位信号ld0b，D触发器的反相输出端输出初始置位信号ld0，D触发器的时钟信号接收端与时钟信号发生器相连，且能够接收由时钟信号发生器发出的时钟信号clk，或门的第二输入端与第1个置位单元dff1相连，能够接收由第1个置位单元dff1输出的第1置位信号ld1，或门的输出端和与门的第一输入端相连，与门的第二输入端与计数状态检测电路30相连，能够接收第一检测信号o_eoc1，与门的输出端与D触发器的信号输入端连接。或门用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算，得到初始保持信号；与门用于对初始保持信号和第一检测信号o_eoc1进行逻辑与运算，得到初始输入控制信号，并将初始输入控制信号提供给D触发器的信号输入端。

第四种结构，请参阅图9，初始置位单元dff0为D触发器，第一控制信号生成器40包括或非门和或门；D触发器的反相输出端和或非门的第一输入端连接，且输出初始反相置位信号ld0b，D触发器的同相输出端输出初始置位信号ld0，D触发器的时钟信号接收端与时钟信号发生器相连，且能够接收由时钟信号发生器发出的时钟信号clk，或非门的第二输入端与第1个置位单元dff1相连，能够接收第1置位信号ld1，或非门的输出端和或门的第一输入端相连，或门的第二输入端与计数状态检测电路30相连，能够接收第一检测信号o_eoc1，或门的输出端与D触发器的信号输入端连接。或非门用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；或门用于对初始保持信号和第一检测信号o_eoc1进行逻辑或运算，得到初始输入控制信号，并将初始输入控制信号提供给D触发器的信号输入端。

第五种结构，请参阅图10，初始置位单元dff0为D触发器，第一控制信号生成器40包括反向器和两个与非门；D触发器的同相输出端与第一个与非门的第一输入端连接，且输出初始置位信号ld0，D触发器的反相输出端输出初始反相置位信号ld0b，D触发器的时钟信号接收端与时钟信号发生器相连，且能够接收由时钟信号发生器发出的时钟信号clk，反向器的输入端与第1个置位单元dff1相连，能够接收第1置位信号ld1，并对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，第一个与非门的第二输入端与反向器的输出端相连，能够接收由反向器输出的第1反相置位信号ld1b，第一个与非门的输出端与第二个与非门的第一输入端相连，第二个与非门的第二输入端与计数状态检测电路30相连，能够接收第一检测信号o_eoc1，第二个与非门的输出端与D触发器的信号输入端连接。第一个与非门用于对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；第二个与非门用于对初始保持信号和第一检测信号o_eoc1进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始输入控制信号，并将初始输入控制信号提供给D触发器的信号输入端。

第六种结构，请参阅图11，初始置位单元dff0为D触发器，第一控制信号生成器40包括反向器、与门和或非门，D触发器的同相输出端输出初始反相置位信号ld0b，D触发器的反相输出端和与门的第一输入端相连，且输出初始置位信号ld0，D触发器的时钟信号接收端与时钟信号发生器相连，且能够接收由时钟信号发生器发出的时钟信号clk；反向器的输入端与第1个置位单元dff1相连，能够接收第1置位信号ld1，并对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，与门的第二输入端与反向器的输出端相连，能够接收由反向器输出的第1反相置位信号ld1b，与门的输出端和或非门的第一输入端相连，或非门的第二输入端与计数状态检测电路30相连，能够接收第一检测信号o_eoc1，或非门的输出端与D触发器的信号输入端连接。与门用于对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算，得到初始保持信号；或非门用于对初始保持信号和第一检测信号o_eoc1进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始输入控制信号，并将初始输入控制信号提供给D触发器的信号输入端。

第七种结构，请参阅图12，初始置位单元dff0为D触发器，第一控制信号生成器40包括反向器、与非门和与门；D触发器的反相输出端和与非门的第一输入端连接，且输出初始置位信号ld0，D触发器的同相输出端输出初始反相置位信号ld0b，D触发器的时钟信号接收端与时钟信号发生器相连，且能够接收由时钟信号发生器发出的时钟信号clk；反向器的输入端与第1个置位单元dff1相连，能够接收第1置位信号ld1，并对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b；与非门的第二输入端与反向器的输出端相连，能够接收由反向器输出的第1反相置位信号ld1b，与非门的输出端和与门的第一输入端相连，与门的第二输入端与计数状态检测电路30相连，能够接收第一检测信号o_eoc1，与门的输出端与D触发器的信号输入端连接。与非门用于对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；与门用于对初始保持信号和第一检测信号o_eoc1进行逻辑与运算，得到初始输入控制信号，并将初始输入控制信号提供给D触发器的信号输入端。

第八种结构，请参阅图13，初始置位单元dff0为D触发器，第一控制信号生成器40包括反向器、与门和或门；D触发器的反相输出端输出初始反相置位信号ld0b，D触发器的同相输出端和与门的第一输入端相连，且输出初始置位信号ld0，D触发器的时钟信号接收端与时钟信号发生器相连，且能够接收由时钟信号发生器发出的时钟信号clk；反向器的输入端与第1个置位单元dff1相连，能够接收第1置位信号ld1，并对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，与门的第二输入端与反向器的输出端相连，能够接收由反向器输出的第1反相置位信号ld1b，与门的输出端和或门的第一输入端相连，或门的第二输入端与计数状态检测电路30相连，能够接收第一检测信号o_eoc1，或门的输出端与D触发器的信号输入端连接。与门用于对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算，得到初始保持信号；或门用于对初始保持信号和第一检测信号o_eoc1进行逻辑或运算，得到初始输入控制信号，并将初始输入控制信号提供给D触发器的信号输入端。

需要说明的是，上述初始置位单元dff0和第一控制信号生成器40所能够选择的具体结构，不仅限于上述给出的八种结构，只要是能够满足逻辑功能要求的器件或装置均可以选用。例如：反向器可以选用非门，初始置位单元dff0可以选用除D触发器以外的其它具有延时功能的触发器。此外，上述第一控制信号生成器40中应用的逻辑门也可以嵌入到初始置位单元dff0对应的触发器中，同样能够实现满足要求的功能。

当第一控制信号生成器40还用于根据反馈信号和第i+1中间信号，生成第i保持信号，并将第i保持信号提供给第i个置位单元dffi时；可选的，第一控制信号生成器40用于对反馈信号进行逻辑非运算，得到反相反馈信号(即第1反相置位信号ld1b)，再对反相反馈信号和第i+1置位信号ld_i+1进行逻辑与运算，得到第i保持信号；或，第一控制信号生成器40用于对第i+1置位信号ld_i+1进行逻辑非运算，得到第i+1反相置位信号ld_i+1b，再对第i+1反相置位信号ld_i+1b和反馈信号进行逻辑或运算，得到第i保持信号。

当第一控制信号生成器40用于生成第i保持信号时，第一控制信号生成器40中对应生成第i保持信号的部分和第i个置位单元dffi组成的电路具有多种结构，下面给出几种该组成电路的具体结构，并对相应的连接关系进行说明。

第一种结构，请参阅图14，第i个置位单元dffi为D触发器，第一控制信号生成器40中对应生成第i保持信号的部分包括反向器和与非门；其中反向器的输入端与第1个置位单元dff1相连，用于接收第1置位信号ld1，并对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b；与非门的第一输入端和反向器的输出端相连，与非门的第二输入端与第i+1个置位单元dff_i+1相连，与非门用于对第1反相置位信号ld1b和第i+1置位信号ld_i+1进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到第i保持信号；D触发器的信号输入端和与非门的输出端相连，D触发器用于根据第i保持信号和时钟信号clk，从同相输出端输出第i反相置位信号ldib，从反相输出端输出第i置位信号ldi。

第二种结构，请参阅图15，第i个置位单元dffi为D触发器，第一控制信号生成器40中对应生成第i保持信号的部分包括反向器和与门；其中反向器的输入端与第1个置位单元dff1相连，用于接收第1置位信号ld1，并对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b；

与门的第一输入端和反向器的输出端相连，与门的第二输入端与第i+1个置位单元dff_i+1相连，与门用于对第1反相置位信号ld1b和第i+1置位信号ld_i+1进行逻辑与运算，得到第i保持信号；D触发器的信号输入端和与门的输出端相连，D触发器用于根据第i保持信号和时钟信号clk，从反相输出端输出第i反相置位信号ldib，从同相输出端输出第i置位信号ldi。

第三种结构，请参阅图16，第i个置位单元dffi为D触发器，第一控制信号生成器40中对应生成第i保持信号的部分包括反向器和或门；其中反向器的输入端与第i+1个置位单元dff_i+1相连，用于接收第i+1置位信号ld_i+1，并对第i+1置位信号ld_i+1进行逻辑非运算，得到第i+1反相置位信号ld_i+1b；或门的第一输入端和反向器的输出端相连，或门的第二输入端与第1个置位单元dff1相连，或门用于对第1置位信号ld1和第i+1反相置位信号ld_i+1b进行逻辑或运算，得到第i保持信号；D触发器的信号输入端和或门的输出端相连，D触发器用于根据第i保持信号和时钟信号clk，从同相输出端输出第i反相置位信号ldib，从反相输出端输出第i置位信号ldi。

第四种结构，请参阅图17，第i个置位单元dffi为D触发器，第一控制信号生成器40中对应生成第i保持信号的部分包括反向器和或非门，其中反向器的输入端与第i+1个置位单元dff_i+1相连，用于接收第i+1置位信号ld_i+1，并对第i+1置位信号ld_i+1进行逻辑非运算，得到第i+1反相置位信号ld_i+1b；或非门的第一输入端和反向器的输出端相连，或非门的第二输入端与第1个置位单元dff1相连，或非门用于对第1置位信号ld1和第i+1反相置位信号ld_i+1b进行逻辑或运算，得到相应中间结果，并对该中间结果进行逻辑非运算，得到第i保持信号；D触发器的信号输入端和或非门的输出端相连，D触发器用于根据第i保持信号和时钟信号clk，从反相输出端输出第i反相置位信号ldib，从同相输出端输出第i置位信号ldi。

需要说明的是，上述第i个置位单元dffi和第一控制信号生成器40中对应生成第i保持信号的部分所能够选择的具体结构，不仅限于上述给出的四种结构，只要是能够满足逻辑功能要求的器件或装置均可以选用。例如：反向器可以选用非门，第i个置位单元dffi可以选用除D触发器以外的其它具有延时功能的触发器。

上述第i个置位单元dffi除了与第一控制信号生成器40相耦合的方式外，还可以直接与第i+1个置位单元dff_i+1相耦合，请参阅图18和图19，在图18中，采用D触发器作为第i个置位单元dffi，在第i个置位单元dffi的信号输入端连接一反向器，反向器的输入端连接第i+1个置位单元dff_i+1的第i+1置位信号输出端，用于对第i+1置位信号ld_i+1进行取非，反向器的输出端连接D触发器的信号输入端，D触发器的同相输出端输出第i反相置位信号ldib，反相输出端输出第i置位信号ldi。在图19中，采用D触发器作为第i个置位单元dffi，D触发器的信号输入端直接接收第i+1置位信号ld_i+1，D触发器的同相输出端输出第i置位信号ldi，反相输出端输出第i反相置位信号ldib。当然不仅限于给出的这两种结构。

请继续参阅图2，上述计数状态检测电路30存在多种结构，只要能够实现对可置数计数器10输出的计数值cnt进行检测，并根据检测的具体计数值cnt输出相应的第一检测信号o_eoc1即可。可选的，当计数状态检测电路30检测到计数值cnt等于预设第一目标数值时，计数状态检测电路30输出的第一检测信号o_eoc1为高电平信号，当计数状态检测电路30检测到计数值cnt不等于预设第一目标数值时，计数状态检测电路30输出的第一检测信号o_eoc1为低电平信号；或，当计数状态检测电路30检测到计数值cnt等于预设第一目标数值时，计数状态检测电路30输出的第一检测信号o_eoc1为低电平信号，当计数状态检测电路30检测到计数值cnt不等于预设第一目标数值时，计数状态检测电路30输出的第一检测信号o_eoc1为高电平信号。

上述计数状态检测电路30在实现满足上述要求的逻辑功能时，对应存在多种结构，可选的，计数状态检测电路30包括低位逻辑门组31、中位逻辑门组32和高位逻辑门组33。

其中，低位逻辑门组31包括若干低位逻辑门，若干低位逻辑门的输入端与若干分频单元20对应连接，若干低位逻辑门用于对若干分频单元20输出的二进制值进行相应的逻辑运算，生成第一组逻辑值；中位逻辑门组32包括第一中位逻辑门，第一中位逻辑门的输入端与若干低位逻辑门的输出端相连，第一中位逻辑门用于对第一组逻辑值进行相应的逻辑运算，得到第一中间逻辑值；高位逻辑门组33包括第一高位逻辑门，第一高位逻辑门的第一输入端与可置数计数器10中的最低位分频单元(零级分频单元)的输出端相连，第一高位逻辑门的第二输入端与第一中位逻辑门的输出端相连，第一高位逻辑门的输出端与初始置位单元dff0相连；第一高位逻辑门用于对第一中间逻辑值和由最低位分频单元输出的二进制值进行相应的逻辑运算，输出第一检测信号o_eoc1。

需要说明的是，低位逻辑门组31包括的若干低位逻辑门的种类可以根据实际需要进行选择，各低位逻辑门的输入端与对应的分频单元20相连，用于接收由分频单元20输出的二进制值，而且根据实际需要可以使低位逻辑门接收由分频单元20输出的0值或1值，各低位逻辑门根据接收到的二进制值均能够生成对应的逻辑值，各低位逻辑门对应生成的逻辑值组成第一组逻辑值。

请参阅图2，上述计数状态检测电路30还用于根据计数值cnt是否等于预设第二目标数值，输出第二检测信号o_eoc2；基于计数状态检测电路30的这种功能，多模可编程计数器1还可以包括：第二控制信号生成器50和时间窗口产生器dffv；其中，第二控制信号生成器50与计数状态检测电路30相耦合，且第二控制信号生成器50用于接收第二检测信号o_eoc2、窗口中间信号和反馈信号，并根据窗口中间信号和反馈信号生成窗口保持信号，再根据窗口保持信号和第二检测信号o_eoc2生成窗口输入控制信号，其中窗口中间信号包括：时间窗口信号div0或反相时间窗口信号divb中的至少一个；时间窗口产生器dffv与第二控制信号生成器50相耦合，且时间窗口产生器dffv用于根据窗口输入控制信号和时钟信号clk，生成窗口中间信号。

值得注意的是，预设第二目标数值可以根据实际需要进行设定，而且当计数状态检测电路30检测到计数值cnt等于预设第二目标数值时，可以设置计数状态检测电路30输出的第二检测信号o_eoc2为高电平信号，当计数状态检测电路30检测到计数值cnt不等于预设第二目标数值时，计数状态检测电路30输出的第二检测信号o_eoc2为低电平信号；或，当计数状态检测电路30检测到计数值cnt等于预设第二目标数值时，设置计数状态检测电路30输出的第二检测信号o_eoc2为低电平信号，当计数状态检测电路30检测到计数值cnt不等于预设第二目标数值时，计数状态检测电路30输出的第二检测信号o_eoc2为高电平信号。

上述第二控制信号生成器50可以通过多种工作方式实现其功能，可选的，第二控制信号生成器50用于对第1置位信号ld1和反相时间窗口信号divb进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到窗口保持信号；第二控制信号生成器还用于对窗口保持信号和第二检测信号o_eoc2进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到窗口输入控制信号；或，第二控制信号生成器50用于对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，再对第1反相置位信号ld1b和时间窗口信号div0进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到窗口保持信号；第二控制信号生成器50还用于对窗口保持信号和第二检测信号o_eoc2进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到窗口输入控制信号。第二控制信号生成器50所能够选用的具体结构及连接方式多种多样，具体可参见第一控制信号生成器40对应的结构和连接方式。

下面以当计数值cnt等于预设第二目标数值时，计数状态检测电路30输出的第二检测信号o_eoc2为高电平信号为例，对时间窗口产生器dffv和第二控制信号生成器50的工作过程进行说明。

请参阅图2和图3，时间窗口产生器dffv选用D触发器，第二控制信号生成器50包括两个或非门。具体的，当计数值cnt等于预设第二目标数值时，计数状态检测电路30输出的第二检测信号o_eoc2为高电平信号，第二控制信号生成器50中的第一个或非门接收到高电平的第二检测信号o_eoc2，并对其依次进行逻辑或运算和逻辑非运算，得到低电平的窗口输入控制信号；D触发器对低电平的窗口输入控制信号进行延时，并输出低电平的时间窗口信号div0和高电平的反相时间窗口信号divb；第二控制信号生成器50中的第二个或非门对低电平的时间窗口信号div0(也可以为反相时间窗口信号divb，此处仅针对图2的连接方式)和低电平的第1置位信号ld1进行逻辑或运算，并得到中间结果，再对中间结果进行逻辑非运算，得到高电平的窗口保持信号；第一个或非门再根据高电平的窗口保持信号和低电平的第二检测信号o_eoc2(此时计数值cnt已不是预设第二目标数值)再次生成低电平的窗口输入控制信号，D触发器对再次生成的低电平的窗口输入控制信号再次进行延时，并输出低电平的时间窗口信号div0和高电平的反相时间窗口信号divb；重复上述过程，直至第二个或非门接收到高电平的第1置位信号ld1为止，D触发器输出高电平的时间窗口信号div0和低电平的反相时间窗口信号divb。

通过上述时间窗口产生器dffv和第二控制信号生成器50的工作过程可知，能够通过控制第1置位信号ld1的产生时间(可对应电平值，例如第1置位信号ld1为高电平时为产生，为低电平时为停止产生)，准确控制时间窗口信号div0和反相时间窗口信号divb的输出持续时间，这样就能够根据实际需要产生精确的时间窗口信号div0和反相时间窗口信号divb以供使用(具体可以应用到电荷泵中，但不仅限于此)。

请继续参阅图2，上述多模可编程分频器还可以包括反相器，反相器的输入端与时间窗口产生器dffv相连，反相器能够用于根据反相时间窗口信号divb，输出时间窗口信号div0，或根据时间窗口信号div0输出反相时间窗口信号divb。更详细的说，上述时间窗口产生器dffv能够同时输出时间窗口信号div0和反相时间窗口信号divb，而在实际连接中，时间窗口产生器dffv对应的时间窗口信号输出端，或反相时间窗口信号输出端可能会存在其它连接，在这种情况下再将存在其它连接的时间窗口信号输出端引出来为外部提供时间窗口信号div0，或将存在其它连接的反相时间窗口信号输出端引出来为外部提供反相时间窗口信号divb，会对多模可编程分频器整体产生影响。具体的，当时间窗口信号输出端存在其他连接，而又需要使用由时间窗口信号输出端输出的时间窗口信号div0时，可以将反相器与反相时间窗口信号输出端相连，从而能够通过反相器获得时间窗口信号div0，再将反相器的输出端引出来为外部提供时间窗口信号div0，这样不仅满足了为外部提供时间窗口信号div0，还在很大程度上减小了对多模可编程分频器整体的影响。

上述第一检测信号o_eoc1可以以多种形式提供给第一控制信号生成器40，只需满足当计数状态检测电路30检测到计数值cnt等于预设第一目标数值时，计数状态检测电路30输出的第一检测信号o_eoc1为高电平信号，当计数状态检测电路30检测到计数值cnt不等于预设第一目标数值时，计数状态检测电路30输出的第一检测信号o_eoc1为低电平信号；或，当计数状态检测电路30检测到计数值cnt等于预设第一目标数值时，计数状态检测电路30输出的第一检测信号o_eoc1为低电平信号，当计数状态检测电路30检测到计数值cnt不等于预设第一目标数值时，计数状态检测电路30输出的第一检测信号o_eoc1为高电平信号的条件即可。

基于上述第一检测信号o_eoc1所应满足的条件，上述第一检测信号o_eoc1可以包括：低位第一检测信号o_eoc11和高位第一检测信号o_eoc12；具体的，计数状态检测电路30用于根据可置数计数器10输出的计数值cnt所对应的最低位二进制数，输出低位第一检测信号o_eoc11；计数状态检测电路30还用于根据计数值cnt所对应的除最低位二进制数以外的其它位二进制数，输出高位第一检测信号o_eoc12。更进一步的说，可选的，当计数状态检测电路30检测到计数值cnt等于预设第一目标数值时，计数状态检测电路30输出的低位第一检测信号o_eoc11为高电平信号，输出的高位第一检测信号o_eoc12为高电平信号；或，当计数状态检测电路30检测到计数值cnt等于预设第一目标数值时，计数状态检测电路30输出的低位第一检测信号o_eoc11为低电平信号，输出的高位第一检测信号o_eoc12为低电平信号。

当第一检测信号o_eoc1包括低位第一检测信号o_eoc11和高位第一检测信号o_eoc12时，第一控制信号生成器40可以对应存在多种结构，下面给出几种具体情况，并对其连接关系和工作过程进行说明：

第一种情况，第一控制信号生成器40用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和低位第一检测信号o_eoc11进行逻辑或运算，得到第一中间值，并对初始保持信号和高位第一检测信号o_eoc12进行逻辑或运算，得到第二中间值，再对第一中间值和第二中间值进行逻辑与运算得到初始输入控制信号。

请参阅图20，第一控制信号生成器40包括或非门、两个或门以及与非门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过或非门得到初始保持信号，通过两个或门分别得到第一中间值和第二中间值，再通过与非门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的同相输出端输出初始反相置位信号ld0b，从D触发器的反相输出端输出初始置位信号ld0。

请参阅图22，第一控制信号生成器40包括或非门、两个或门以及与门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过或非门得到初始保持信号，通过两个或门分别得到第一中间值和第二中间值，再通过与门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的反相输出端输出初始反相置位信号ld0b，从D触发器的同相输出端输出初始置位信号ld0。

第二种情况，第一控制信号生成器40用于对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，再对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和低位第一检测信号o_eoc11进行逻辑或运算，得到第三中间值，并对初始保持信号和高位第一检测信号o_eoc12进行逻辑或运算，得到第四中间值，再对第三中间值和第四中间值进行逻辑与运算得到初始输入控制信号。

请参阅图21，第一控制信号生成器40包括反向器、与门、两个或门和一个与非门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过反向器得到第1反相置位信号ld1b；通过与门得到初始保持信号，通过两个或门分别得到第三中间值和第四中间值，再通过与非门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的同相输出端输出初始反相置位信号ld0b，从D触发器的反相输出端输出初始置位信号ld0。

请参阅图23，第一控制信号生成器40包括反向器、与门、两个或门和一个与门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过反向器得到第1反相置位信号ld1b；通过与门得到初始保持信号，通过两个或门分别得到第三中间值和第四中间值，再通过与门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的反相输出端输出初始反相置位信号ld0b，从D触发器的同相输出端输出初始置位信号ld0。

第三种情况，第一控制信号生成器40用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和低位第一检测信号o_eoc11进行逻辑与运算，得到第五中间值，并对初始保持信号和高位第一检测信号o_eoc12进行逻辑与运算，得到第六中间值，对第五中间值和第六中间值分别进行逻辑非运算，对应得到第七中间值和第八中间值，再对第七中间值和第八中间值进行逻辑与运算，得到初始输入控制信号。

请参阅图24，第一控制信号生成器40包括一个或门和三个与非门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过或门得到初始保持信号，通过两个与非门分别得到第七中间值和第八中间值，再通过第三个与非门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的同相输出端输出初始反相置位信号ld0b，从D触发器的反相输出端输出初始置位信号ld0。

请参阅图26，第一控制信号生成器40包括一个或门、两个与非门和一个与门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过或门得到初始保持信号，通过两个与非门分别得到第七中间值和第八中间值，再通过与门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的反相输出端输出初始反相置位信号ld0b，从D触发器的同相输出端输出初始置位信号ld0。

第四种情况，第一控制信号生成器40用于对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，再对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和低位第一检测信号o_eoc11进行逻辑与运算，得到第九中间值，并对初始保持信号和高位第一检测信号o_eoc12进行逻辑与运算，得到第十中间值，对第九中间值和第十中间值分别进行逻辑非运算，对应得到第十一中间值和第十二中间值，再对第十一中间值和第十二中间值进行逻辑与运算，得到初始输入控制信号；

请参阅图25，第一控制信号生成器40包括反向器和四个与非门，初始置位单元为D触发器；具体的，第一控制信号生成器通过反向器40得到第1反相置位信号ld1b；通过第一个与非门得到初始保持信号，通过第二个和第三个与非门分别得到第十一中间值和第十二中间值，再通过第三个与非门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的同相输出端输出初始反相置位信号ld0b，从D触发器的反相输出端输出初始置位信号ld0。

请参阅图27，第一控制信号生成器40包括反向器、三个与非门和一个与门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过反向器得到第1反相置位信号ld1b；通过第一个与非门得到初始保持信号，通过第二个和第三个与非门分别得到第十一中间值和第十二中间值，再通过与门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的反相输出端输出初始反相置位信号ld0b，从D触发器的同相输出端输出初始置位信号ld0。

第五种情况，第一控制信号生成器40用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和低位第一检测信号o_eoc11进行逻辑与运算，得到第十三中间值，并对初始保持信号和高位第一检测信号o_eoc12进行逻辑与运算，得到第十四中间值，再对第十三中间值和第十四中间值进行逻辑或运算，得到初始输入控制信号。

请参阅图28，第一控制信号生成器40包括两个或门和两个与门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过一个或门得到初始保持信号，通过两个与门分别得到第十三中间值和第十四中间值，再通过另一个或门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的同相输出端输出初始反相置位信号ld0b，从D触发器的反相输出端输出初始置位信号ld0。

请参阅图30，第一控制信号生成器40包括一个或门、两个与门和一个或非门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过或门得到初始保持信号，通过两个与门分别得到第十三中间值和第十四中间值，再通过或非门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的反相输出端输出初始反相置位信号ld0b，从D触发器的同相输出端输出初始置位信号ld0。

第六种情况，第一控制信号生成器40用于对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，再对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和低位第一检测信号o_eoc11进行逻辑与运算，得到第十五中间值，并对初始保持信号和高位第一检测信号o_eoc12进行逻辑与运算，得到第十六中间值，再对第十五中间值和第十六中间值进行逻辑或运算，得到初始输入控制信号。

请参阅图29，第一控制信号生成器40包括反向器、与非门、两个与门和一个或门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过反向器得到第1反相置位信号ld1b；通过与非门得到初始保持信号，通过两个与门分别得到第十五中间值和第十六中间值，再通过或门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的同相输出端输出初始反相置位信号ld0b，从D触发器的反相输出端输出初始置位信号ld0。

请参阅图31，第一控制信号生成器40包括反向器、与非门、两个与门和一个或非门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过反向器得到第1反相置位信号ld1b；通过与非门得到初始保持信号，通过两个与门分别得到第十五中间值和第十六中间值，再通过或非门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的反相输出端输出初始反相置位信号ld0b，从D触发器的同相输出端输出初始置位信号ld0。

第七种情况，第一控制信号生成器40用于对第1置位信号ld1和初始反相置位信号ld0b进行逻辑或运算，得到相应中间结果，再对该中间结果进行逻辑非运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和低位第一检测信号o_eoc11进行逻辑或运算，得到第十七中间值，并对初始保持信号和高位第一检测信号o_eoc12进行逻辑或运算，得到第十八中间值，再对第十七中间值和第十八中间值分别进行逻辑非运算，对应得到第十九中间值和第二十中间值，再对第十九中间值和第二十中间值进行逻辑或运算，得到初始输入控制信号。

请参阅图32，第一控制信号生成器40包括三个或非门和一个或门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过一个或非门得到初始保持信号，通过另外两个或非门分别得到第十九中间值和第二十中间值，再通过或门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的同相输出端输出初始反相置位信号ld0b，从D触发器的反相输出端输出初始置位信号ld0。

请参阅图34，第一控制信号生成器40包括四个或非门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过第一个或非门得到初始保持信号，通过第二个和第三个或非门分别得到第十九中间值和第二十中间值，再通过第四个或非门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的反相输出端输出初始反相置位信号ld0b，从D触发器的同相输出端输出初始置位信号ld0。

第八种情况，第一控制信号生成器40用于对第1置位信号ld1进行逻辑非运算，得到第1反相置位信号ld1b，再对第1反相置位信号ld1b和初始置位信号ld0进行逻辑与运算，得到初始保持信号；第一控制信号生成器40还用于对初始保持信号和低位第一检测信号o_eoc11进行逻辑或运算，得到第二十一中间值，并对初始保持信号和高位第一检测信号o_eoc12进行逻辑或运算，得到第二十二中间值，再对第二十一中间值和第二十二中间值分别进行逻辑非运算，对应得到第二十三中间值和第二十四中间值，再对第二十三中间值和第二十四中间值进行逻辑或运算，得到初始输入控制信号。

请参阅图33，第一控制信号生成器40包括反向器、与门、或门和两个或非门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过反向器得到第1反相置位信号ld1b；通过与门得到初始保持信号，通过两个或非门得到第二十三中间值和第二十四中间值，再通过或门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的同相输出端输出初始反相置位信号ld0b，从D触发器的反相输出端输出初始置位信号ld0。

请参阅图35，第一控制信号生成器40包括反向器、与门和三个或非门，初始置位单元为D触发器；具体的，第一控制信号生成器40通过反向器得到第1反相置位信号ld1b；通过与门得到初始保持信号，通过两个或非门得到第二十三中间值和第二十四中间值，再通过另外的或非门得到初始输入控制信号；D触发器接收初始输入控制信号，并对初始输入控制信号进行延时，从D触发器的反相输出端输出初始反相置位信号ld0b，从D触发器的同相输出端输出初始置位信号ld0。

本发明实施例还提供了一种多模可编程计数器的实现方法，由上述多模可编程计数器1实施，包括：

多模可编程计数器1中的可置数计数器10分别接收预设分频信号和时钟信号clk，并根据预设分频信号和时钟信号clk进行计数操作，对应输出计数值cnt。

多模可编程计数器1中的计数状态检测电路30检测计数值cnt是否等于预设第一目标数值，并输出第一检测信号o_eoc1。

多模可编程计数器1中的第一控制信号生成器40接收第一检测信号o_eoc1、初始中间信号和反馈信号，并根据初始中间信号和反馈信号生成初始保持信号，再根据初始保持信号和第一检测信号o_eoc1生成初始输入控制信号；初始中间信号包括：初始置位信号ld0或初始反相置位信号ld0b中的至少一个。

多模可编程计数器1中的初始置位单元dff0根据初始输入控制信号和时钟信号clk，生成初始中间信号。

多模可编程计数器1中的置位电路60根据初始中间信号和时钟信号clk，或根据初始保持信号和时钟信号，生成n个置位信号以及n个反相置位信号，其中，n个置位信号包括：第1置位信号至第n置位信号，n个反相置位信号包括：第1反相置位信号至第n反相置位信号，n为正整数；第1置位信号或第1反相置位信号为反馈信号，且反馈信号为置位电路60最后输出的信号。

多模可编程计数器1利用初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中的至少一个信号，对可置数计数器10进行置数操作，且置数操作持续多个时钟周期。

本发明实施例提供的多模可编程计数器的实现方法由上述多模可编程计数器1实施，上述多模可编程计数器1能够通过第一控制信号生成器40，使得初始置位单元dff0在置数时段输出能够持续多个时钟周期的初始中间信号，直至置位电路60产生反馈信号为止。而且，置位电路60的输出会受到初始中间信号或初始保持信号的影响，使得置位电路60输出的n个置位信号和n个反相置位信号中存在至少一个信号，同样能够在置数时段持续多个时钟周期。因此，可置数计数器10能够根据初始置位信号ld0，初始反相置位信号ld0b，第1置位信号ld1至第n置位信号ldn，以及第1反相置位信号ld1b至第n反相置位信号ldnb中的至少一个信号，进行多个时钟周期的置数操作。因此，本发明实施例提供的多模可编程计数器的实现方法提高了可置数计数器10的工作频率，从而使得多模可编程计数器1具有较高的工作频率，提高了多模可编程计数器1的工作速度。

上述多模可编程计数器1的实现方法，还包括：

多模可编程计数器1中的计数状态检测电路30还检测计数值cnt是否等于预设第二目标数值，输出第二检测信号o_eoc2。

多模可编程计数器1中的第二控制信号生成器50接收第二检测信号o_eoc2、窗口中间信号和反馈信号，并根据窗口中间信号和反馈信号生成窗口保持信号，再根据窗口保持信号和第二检测信号o_eoc2生成窗口输入控制信号，所述窗口中间信号包括：时间窗口信号div0或反相时间窗口信号divb中的至少一个。

多模可编程计数器1中的时间窗口产生器dffv根据窗口输入控制信号和时钟信号clk，生成窗口中间信号。

通过控制反馈信号的产生时间，准确控制时间窗口信号div0和反相时间窗口信号divb的输出持续时间，这样就能够根据实际需要产生精确的时间窗口信号div0和反相时间窗口信号divb以供使用(具体可以应用到电荷泵中，但不仅限于此)。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。

本发明实施例提供的多模可编程计数器1中，可以根据实际需要从初始置位信号ld0，第1置位信号ld1至第n置位信号ldn中选择多个信号，控制可置数计数器10进行置数操作；而且，多模可编程计数器1中的第一控制信号生成器40、计数状态检测电路30均存在多种结构，和多种连接关系，为了更清楚的说明本发明实施例提供的多模可编程计数器1的工作过程和所能够带来的技术效果，下面给出几个具体实施例。

请参阅图2和图3，可置数计数器包括9个级联的分频单元(TFF0～TFF8)，每一级分频单元20的同相输出端和与其相邻的下一级分频单元20的时钟信号接收端相连，即每一级分频单元20的同相输出端输出的信号作为相邻的下一级分频单元20的时钟信号；分频单元TFF0～TFF8的同相输出端输出的信号依次对应为：q<0>、q<1>、q<2>、q<3>、q<4>、q<6>、q<7>、q<8>，且q<0>、q<1>、q<2>、q<3>、q<4>、q<6>、q<7>、q<8>对应的十进制数值为递减计数时输出的计数值cnt；分频单元TFF0～TFF8的反相输出端输出的信号依次为：qb<0>、qb<1>、qb<2>、qb<3>、qb<4>、qb<6>、qb<7>、qb<8>；分频单元TFF0～TFF8对应的置位数值(对应上述预设分频信号)依次为：n<0>、n<1>、n<2>、n<3>、n<4>、n<6>、n<7>、n<8>。

置位电路60中包括两个置位单元，初始置位单元dff0、第1个置位单元dff1和第2个置位单元dff2均选用D触发器，且这些D触发器均接收同一个时钟信号clk。由初始置位单元dff0输出的初始置位信号ld0和由第2个置位单元dff2输出的第2置位信号ld2用于控制可置数计数器10进行置数操作，且初始置位信号ld0对应控制第零级分频单元TFF0至第四级分频单元TFF4，第2置位信号ld2对应控制第五级分频单元TFF5至第八级分频单元TFF8。第一控制信号生成器40包括两个或非门，且其中一个或非门输出的信号既能够作为初始保持信号，又能够作为第2保持信号(为第2个置位单元dff2提供的保持信号，作为第2个置位单元的第2输入控制信号)。第二控制信号生成器50包括两个或非门，时间窗口产生器dffv选用D触发器，在时间窗口产生器dffv的反相输出端连接一非门。

预设第一目标数值为4，预设第二目标数值为36，计数状态检测电路30中的低位逻辑门组31包括一个与非门和四个或非门，中位逻辑门组32包括两个与非门，高位逻辑门组33包括两个或非门。

低位逻辑门组31中的与非门用于对第六级分频单元TFF6对应的反相输出信号qb<6>，第七级分频单元TFF7对应的反相输出信号qb<7>，和第八级分频单元TFF8对应的反相输出信号qb<8>进行逻辑与非运算，得到中间值；低位逻辑门组31中的第1个或非门用于对第一级分频单元TFF1对应的同相输出信号q<1>，和第二级分频单元TFF2对应的反相输出信号qb<2>进行逻辑或非运算，得到第一结果；第2个或非门用于对第三级分频单元TFF3对应的同相输出信号q<3>，和第五级分频单元TFF5对应的同相输出信号q<5>进行逻辑或非运算，得到第二结果；第3个或非门用于对第四级分频单元TFF4对应的同相输出信号q<4>，和中间值进行逻辑或非运算，得到第三结果；第4个或非门用于对第三级分频单元TFF3对应的同相输出信号q<3>，和第五级分频单元TFF5对应的反相输出信号qb<5>进行逻辑或非运算，得到第四结果；第一结果、第二结果和第三结果构成第一组逻辑值，第一结果、第三结果和第四结果构成第二组逻辑值。

中位逻辑门组32中的第1个与非门用于对第一组逻辑值进行逻辑与非运算，并输出第一中间逻辑值；中位逻辑门组32中的第2个与非门用于对第二组逻辑值进行逻辑与非运算，并输出第二中间逻辑值；高位逻辑门组33中的第1个或非门用于对第零级分频单元TFF0对应的同相输出信号q<0>和第一中间逻辑值进行逻辑或非运算，并输出第一检测信号o_eoc1；高位逻辑门组33中的第2个或非门用于对第零级分频单元TFF0对应的同相输出信号q<0>，和第二中间逻辑值进行逻辑或非运算，并输出第二检测信号o_eoc2。

请参阅图3，在P1时段，计数状态检测电路30检测到预设第一目标数值4，并输出高电平的第一检测信号o_eoc1，第一控制信号生成器40根据高电平的第一检测信号o_eoc1，生成低电平的初始输入控制信号。

在P2时段，初始置位单元dff0根据低电平的初始输入控制信号，从初始置位单元dff0的同相输出端输出低电平的初始反相置位信号ld0b，并从初始置位单元dff0的反相输出端输出高电平的初始置位信号ld0；第一控制信号生成器40根据低电平的初始反相置位信号ld0b输出高电平的初始保持信号；第一控制信号生成器40根据高电平的初始保持信号和低电平的第一检测信号o_eoc1，再次生成低电平的初始输入控制信号。

在P3时段，初始置位单元dff0根据低电平的初始输入控制信号，再次从初始置位单元dff0的同相输出端输出低电平的初始反相置位信号ld0b，并从初始置位单元dff0的反相输出端输出高电平的初始置位信号ld0；第2个置位单元dff2根据高电平的初始保持信号，从第2置位单元dff2的同相输出端输出高电平的第2置位信号ld2，并从第2置位单元dff2的反相输出端输出低电平的第2反相置位信号ld2b；第一控制信号生成器40根据低电平的初始反相置位信号ld0b输出高电平的初始保持信号；第一控制信号生成器40根据高电平的初始保持信号和低电平的第一检测信号o_eoc1，再次生成低电平的初始输入控制信号。

在P4时段，初始置位单元dff0根据低电平的初始输入控制信号，再次从初始置位单元的同相输出端输出低电平的初始反相置位信号ld0b，并从初始置位单元dff0的反相输出端输出高电平的初始置位信号ld0；第2个置位单元dff2再次根据高电平的初始保持信号，从第2个置位单元dff2的同相输出端输出高电平的第2置位信号ld2，并从第2个置位单元dff2的反相输出端输出低电平的第2反相置位信号ld2b；第1个置位单元dff1根据高电平的第2置位信号ld2，从第1个置位单元dff1的同相输出端输出高电平的第1置位信号ld1；第一控制信号生成器40根据高电平的第1置位信号ld1，和低电平的初始反相置位信号ld0b输出低电平的初始保持信号；第一控制信号生成器40根据低电平的初始保持信号和低电平的第一检测信号o_eoc1，再次生成高电平的初始输入控制信号。

在P5时段，初始置位单元dff0根据高电平的初始输入控制信号，从初始置位单元dff0的同相输出端输出高电平的初始反相置位信号ld0b，并从初始置位单元dff0的反相输出端输出低电平的初始置位信号ld0；第2个置位单元dff2根据低电平的初始保持信号，从第2个置位单元dff2的同相输出端输出低电平的第2置位信号ld2，并从第2个置位单元的反相输出端输出高电平的反相第2置位信号ld2b；第1个置位单元dff1根据高电平的第2置位信号ld2，从第1个置位单元dff1的同相输出端输出高电平的第1置位信号ld1。

值得注意的是，在P1时段，计数状态检测电路30检测到预设第一目标数值4，在P2、P3和P4时段，第2个置位单元dff2和初始置位单元dff0向可置数计数器10输出对应的目标置位信号，使可置数计数器10进行置数操作，由于在P4时段，第1个置位单元dff1输出第1置位信号ld1，使得第2置位信号ld2和初始置位信号ld0在P5时段均降为低电平，从而实现在P2、P3和P4时段多模可编程计数器1进行置数操作和解除置数操作，并在P5时段进入递减计数状态。进入递减计数状态后，可置数计数器由置数值N(进行置数操作时对应的置数值)开始进行递减计数操作，而且在进行递减计数的过程中，计数状态检测电路30实时检测计数值cnt，当检测到计数值cnt为预设第一目标数值4时，多模可编程计数器1重新进入置数状态。多模可编程计数器1循环进行置数操作、解除置数操作以及递减计数操作，直至多模可编程计数器1停止运行。

需要说明的是，置数操作对应的时段P2、P3、P4相当于计数操作中计数值cnt为3，2，1时对应的时段。所以置数操作对应的三个时钟周期和计数操作对应的时钟周期合起来，相当于共完成了N个时钟周期，从而实现了N分频(置的数值为N)。

当计数状态检测电路30检测到预设第二目标数值36时，输出高电平的第二检测信号o_eoc2，第二控制信号生成器50和时间窗口产生器dffv配合工作(参见第一控制信号生成器40和初始置位单元dff0在各时段的工作过程)，能够使得时间窗口产生器dffv输出时间窗口信号div0和反相时间窗口信号divb；本实施例中反相时间窗口信号divb所持续的高电平时间为35个时钟周期。

请参阅图4和图5，可置数计数器包括9个级联的分频单元(TFF0～TFF8)，具体连接方式与实施例一相同；置位电路60包括1个置位单元，1个置位单元即为第1个置位单元dff1，第1个置位单元dff1和初始置位单元dff0均选用D触发器，且第1个置位单元dff1和初始置位单元dff0接收同一个时钟信号clk，第1个置位单元dff1为第零级分频单元TFF0至第一级分频单元TFF1提供目标置位信号，初始置位单元dff0为第二级分频单元TFF2至第八级分频单元TFF8提供目标置位信号。

定义第1个置位单元dff1对应的D触发器为第一D触发器，初始置位单元dff0对应的D触发器为第二D触发器，第一D触发器的信号输入端与第二D触发器的反相输出端相连，第二D触发器的反相输出端输出初始置位信号ld0，第二D触发器的同相输出端输出初始反相置位信号ld0b。

第一控制信号生成器40包括两个或非门，预设第一目标数值为4，预设第二目标数值为36，计数状态检测电路30的具体结构，第二控制信号生成器50和时间窗口产生器dffv均与实施例一相同，此处不再说明。

请参阅图5，在P1时段，计数状态检测电路30检测到预设第一目标数值4，并输出高电平的第一检测信号o_eoc1，第一控制信号生成器40根据高电平的第一检测信号o_eoc1，生成低电平的初始输入控制信号。

在P2时段，初始置位单元dff0根据低电平的初始输入控制信号，从初始置位单元dff0的同相输出端输出低电平的初始反相置位信号ld0b，并从初始置位单元dff0的反相输出端输出高电平的初始置位信号ld0；第一控制信号生成器40根据低电平的初始反相置位信号ld0b输出高电平的初始保持信号ld0，且第一控制信号生成器40根据高电平的初始保持信号和低电平的第一检测信号o_eoc1，再次生成低电平的初始输入控制信号。

在P3时段，初始置位单元dff0根据低电平的初始输入控制信号，再次从初始置位单元dff0的同相输出端输出低电平的初始反相置位信号ld0b，并从初始置位单元dff0的反相输出端输出高电平的初始置位信号ld0；第1个置位单元dff1根据高电平的初始置位信号ld0，从第1个置位单元dff1的同相输出端输出高电平的第1置位信号ld1，并从第1个置位单元dff1的反相输出端输出低电平的第1反相置位信号ld1b。第一控制信号生成器40根据高电平的第1置位信号ld1，和低电平的初始反相置位信号ld0b输出低电平的初始保持信号；第一控制信号生成器40再根据低电平的初始保持信号和低电平的第一检测信号o_eoc1，生成高电平的初始输入控制信号。

在P4时段，初始置位单元dff0根据高电平的初始输入控制信号，从初始置位单元dff0的同相输出端输出高电平的初始反相置位信号ld0b，并从初始置位单元dff0的反相输出端输出低电平的初始置位信号ld0；第1个置位单元dff1根据高电平的初始置位信号ld0(P3时段对应的)，从第1个置位单元dff1的同相输出端输出高电平的第1置位信号ld1，并从第1个置位单元dff1的反相输出端输出低电平的第1反相置位信号ld1b。

在P5时段，初始置位单元dff0的同相输出端输出高电平的初始反相置位信号ld0b，初始置位单元dff0的反相输出端输出低电平的初始置位信号ld0；第1个置位单元dff1根据低电平的初始置位信号ld0(P4时段对应的)，从第1个置位单元dff1的同相输出端输出低电平的第1置位信号ld1，并从第1个置位单元dff1的反相输出端输出高电平的第1反相置位信号ld1b。

需要说明的是，图5中，第零级分频单元TFF0和第一级分频单元TFF1需要在对应的阴影区间内完成置数操作，这样就能够避免个别分频单元20被误触发而提前进入计数状态，保证了正常的运行逻辑。

请参阅图36，可置数计数器包括9个级联的分频单元(TFF0～TFF8)；置位电路60中包括2个置位单元，2个置位单元和初始置位单元dff0均选用D触发器，且2个置位单元和初始置位单元dff0均接收同一个时钟信号clk；第1个置位单元dff1、第2个置位单元dff2和初始置位单元dff0均为目标置位单元，第1个置位单元dff1为第零级分频单元TFF0和第一级分频单元TFF1提供目标置位信号，第2个置位单元dff2为第二级分频单元TFF2至第四级分频单元TFF4提供目标置位信号，初始置位单元dff0为第五级分频单元TFF5至第八级分频单元TFF8提供目标置位信号。

第一控制信号生成器40，计数状态检测电路30，第二控制信号生成器50和时间窗口产生器dffv的具体结构均与实施例一相同，此处不再说明。

初始置位单元dff0对应的D触发器的同相输出端与第一控制信号生成器40相连，且输出反相初始置位信号ld0b，初始置位单元dff0对应的D触发器的反向输出端输出初始置位信号ld0；第2个置位单元dff2对应的D触发器的信号输入端与初始置位单元dff0对应的D触发器的反向输出端相连，接收初始置位信号ld0；第2个置位单元dff2对应的D触发器的同相输出端输出第2置位信号ld2，第2个置位单元dff2对应的D触发器的反相输出端输出第2反相置位信号ld2b；第1个置位单元dff1对应的D触发器的信号输入端与第2个置位单元dff2对应的D触发器的同相输出端相连，第1个置位单元dff1对应的D触发器的同相输出端输出第1置位信号ld1。

请参阅图37，本发明实施例还提供了一种分频器，包括双模预分频器91，吞计数器92以及上述多模可编程计数器1；其中，双模预分频器91用于接收输入周期信号和分频比控制信号，并根据输入周期信号和分频比控制信号，输出第一分频信号和第二分频信号；多模可编程计数器1与双模预分频器91相耦合，用于接收第一分频信号和第二分频信号，并根据第一分频信号和第二分频信号输出目标分频信号和计数控制信号；吞计数器92分别与双模预分频器91和多模可编程计数器1相耦合，用于接收第一分频信号和计数控制信号，根据第一分频信号和计数控制信号，输出分频比控制信号，并将分频比控制信号提供给双模预分频器91。

具体的，双模预分频器91能够实现两个连续的分频比，即在接收输入周期信号和分频比控制信号后，能够根据输入周期信号和分频比控制信号，输出第一分频信号和第二分频信号。可选的，以分频比控制信号为高电平时，双模预分频器91工作在第一分频比，输出第一分频信号，分频比控制信号为低电平时，双模预分频器91工作在第二分频比，输出第二分频信号为例；设多模可编程计数器1实现计数值cnt从N～1的递减计数，吞计数器92实现计数值cnt从S～1的递减计数，且S<N。

分频器的具体工作过程为：吞计数器92和多模可编程计数器1同时进行递减计数，在吞计数器92进行递减计数的过程中，输出高电平的分频比控制信号，从而双模预分频器91输出第一分频信号，吞计数器92和多模可编程计数器1接收第一分频信号，并基于第一分频信号进行递减计数操作；当吞计数器92计数到1时，吞计数器92停止计数，并输出低电平的分频比控制信号，从而双模预分频器91输出第二分频信号，多模可编程计数器1基于第二分频信号继续进行计数操作，直到计到1为止；多模可编程计数器1基于第一分频信号和第二分频信号输出目标分频信号，以及计数控制信号，当多模可编程计数器1计数到1时，输出的计数控制信号能够控制吞计数器92重新从S开始进行递减计数，并重新输出高电平的分频比控制信号。双模预分频器91、吞计数器92和多模可编程计数器1按照上述过程循环工作，直至分频器停止运行。根据上述分频器的工作过程可知，双模预分频器91进行了S个时钟周期的第一分频(工作在第一分频比)，进行了(P-S)个时钟周期的第二分频(工作在第二分频比)。

本发明实施例提供的分频器包括了上述多模可编程计数器1，而上述多模可编程计数器1能够实现较高的工作频率，因此，本发明实施例提供的分频器能够实现较大的分频比范围，具有更好的噪声性能。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。