本申请基于2015年9月3日申请的日本专利申请号2015－173922号，在此引用其记载内容。
技术领域
本公开涉及能够以简单的构成实现高速并且高精度的A/D转换的A/D转换器。
背景技术：
以环境问题和能源问题为背景，提高了对于更高速且高精度地控制汽车或工业设备而抑制排出气体、或减少使用的能源量的要求。控制汽车或工业设备的控制电路正在进行数字化，通常是在通过A/D(模拟/数字)转换器(ADC)将检测设备的物理状态的传感器所输出的模拟信号转换为数字信号后，使用数字信号处理的结果来控制设备。因此，对于高速并且高精度的ADC的要求提高。
例如，关于专利文献1记载的依次比较(SAR)型的ADC，为了减少构成ADC的电容元件的电容值的误差所引起的A/D转换的非线性误差，构成为对于在执行A/D转换时使用的电容实施颤振(dithering)。
另一方面，专利文献2以及非专利文献1中记载的ADC是利用Δ∑(Delta sigma)调制而实现高精度化的Δ∑型A/D转换器。
另外，专利文献3中记载的A/D转换器是使模拟量化器的反馈量的大小可变的增量Δ(增长Δ)型的A/D转换器。
现有技术文献
专利文献
专利文献1:US8810443B2
专利文献2:US5189419A
专利文献3:US6999014B2
非专利文献
非专利文献1:K.C.-H.Chao,S.Nadeem,W.L.Lee,and C.G.Sodini,“A Higher Order Topology for Interpolative Modulators for Oversampling A/D Converter”,IEEE Transactions on Circuits and Systems,Vol.37,No.3,Mar.1990
技术实现要素：
专利文献1中记载的A/D转换器为了高精度化使用了被称为颤振的方法。然而，颤振虽然能够在时间方向上分散元件的误差来在表观上减少误差，但是不能完全消除在时间方向上分散的误差。另外，为了实施颤振需要追加的控制机构，担心增大元件面积和消耗电力。
另外，作为颤振以外的高精度化方法，广泛使用了在测定元件的误差之后存储与元件的误差相应的校正值，并基于校正值校正A/D转换结果的被称作修整的方法。然而，为了实现修整，需要追加用于存储校正值的存储元件及用于基于存储的校正值执行校正的校正机构。
并且，在使用在SAR型的A/D转换器中成为主流的电容DAC的电路构成中，为了高精度化，需要提高电容DAC所使用的电容元件的相对精度，总电容值必须较大。因此，在A/D转换的过程中，通过参照电压来驱动具有较大的电容值的电容DAC，因此在不能以足够低的阻抗供给参照电压的状况下，参照电压的建立(settling)需要较长的时间。由此，存在越是为了高精度化而增大电容值，高速化越困难这一问题。
另外，在非专利文献1所记载的Δ∑型的A/D转换器中，为了高精度化而需要过采样，但一般是以高1数位～2数位的频率对希望的信号频带执行过采样，电路的动作频率对转换速度进行限速的情况多。另外，在A/D转换器的前级的输入信号源不具有执行高速的过采样所需的较低的输出阻抗的情况下，需要高速的缓冲器，所以缓冲器的动作频率对转换速度进行限速的情况多。另外，在实施过采样、并且为了高速化与高精度化而使用高次的ΔΣ调制的情况下，对多个不同的采样时刻的输入信号进行滤波处理的结果被作为A/D转换结果而输出。因此，不适用于例如仅使用某特定的时刻的输入信号的大小来进行设备的控制的用途。
另外，也已知有如专利文献2所记载的Δ∑型A/D转换器那样，通过对Δ∑型A/D转换器组合尼奎斯特A/D转换器而兼得高速化与高精度化的A/D转换器。在这样的A/D转换器中，利用ΔΣ调制生成A/D转换结果的高位位(MSBs：Most significant bits(最高有效位))，利用尼奎斯特A/D转换器生成A/D转换结果的低位位(LSBs：least significant bits(最低有效位))，从而实现了高精度化与高速化。然而，在这样的A/D转换器中，也向前级的ΔΣ调制器中进行过采样，因此与上述未组合尼奎斯特A/D转换器的Δ∑型A/D转换器同样，存在A/D转换器的前级缓冲器的动作频率变高的问题、不能得到特定时刻的输入信号的A/D转换结果的问题。
另外，在专利文献3中，为了解决上述的Δ∑型的A/D转换器的问题，提出了以Δ调制为基本原理的增量Δ(增长Δ)型A/D转换器。使用于该A/D转换的Δ调制具有A/D转换所需的周期数伴随着高分辨率化而按指数函数增加的问题。因此，为了减少周期数来使A/D转换高速化，将使用大小不同的多个参照电压的DAC用于反馈。即，通过将基于较大的参照电压的低分辨率的Δ调制与基于较小的参照电压的高分辨率的Δ调制组合来执行，减少了A/D转换所需的周期数。然而，构成生成参照电压的电路的元件的元件值通常具有误差，因此难以以较高的相对精度生成多个大小不同的参照电压。因此，在利用DAC反馈时产生误差，难以实现高精度的A/D转换。另外，即使组合低分辨率与高分辨率的Δ调制来减少A/D转换所需的周期数，也仍存在A/D转换所需的周期数伴随着高分辨率化而按指数函数增大的问题。
另外，在专利文献2以及非专利文献1所记载的Δ∑型A/D转换器的一般的构成、专利文献3所示的A/D转换器中，由于采样电容与积分器的积分电容使用不同的电容元件构成，因此为了减少采样中的热噪声，需要增大采样电容的电容值。并且，若为了减少热噪声而增大采样电容的电容值，则为了避免积分器的输出信号振幅的饱和，需要根据采样电容的大小还将积分器的积分电容的电容值增大，在集成电路上实现的情况下需要较大的面积。
另外，由于需要从采样电容向积分器传送信号电荷，所以为了减少传送时产生的热噪声及闪烁噪声的影响，需要增大构成积分器的运算放大器的面积及消耗电力而减少噪声。
本公开的目的是提供一种能够以简单的构成实现高速并且高精度的A/D转换的尼奎斯特A/D转换器。
本公开的一个例子的A/D转换器具备：积分器，具有：运算放大器，具备第1输入端子与输出端子；以及积分电容，插入到该运算放大器的第1输入端子与输出端子之间；量化器，输出将运算放大器的输出信号量化而得到的量化结果；以及D/A转换器(DAC)，连接于运算放大器中的第1输入端子，基于量化结果决定用于进行蓄积在积分电容中的电荷的减法运算的DAC电压。积分器在积分电容与运算放大器的输出端子之间具有将彼此的连接接通、断开的反馈开关。作为输入信号的模拟信号被输入到积分电容与反馈开关之间。积分电容对模拟信号进行采样。量化器基于运算放大器的输出进行量化。DAC基于量化结果对蓄积在积分电容中的电荷依次进行减法运算，从而将模拟信号转换为数字值。
根据该构成，作为输入信号的模拟信号通过一次采样保持于积分器中的积分电容，基于通过采样保持的电荷进行A/D转换，因此不需要过采样。即，能够构成对特定的时刻的输入信号执行A/D转换的尼奎斯特A/D转换器。另外，由于不需要过采样，因此电路的动作频率不被前级的缓冲器的动作频率限速，能够实现高速的A/D转换。
另外，例如使用一个电容构成DAC，并且构成为实质上通过一个参照电压驱动DAC，从而能够抑制构成要素的特性偏差所引起的A/D转换的误差。因此，在A/D转换中所使用的DAC由多个电容构成的SAR型的A/D转换器中，无需实施为了高精度化而经常进行的修整及颤振等操作，就能够实现高精度的A/D转换。另外，与专利文献3不同，不使用多个参照电压来驱动DAC，因此产生参照电压的电路的误差所引起的A/D转换的非线性误差不会产生。
另外，由于使用积分电容执行采样，因此与专利文献2及非专利文献1所示的Δ∑型的A/D转换器、以及如专利文献3那样积分电容与采样电容由不同的电容构成的A/D转换器比较，不需要采样后的采样电容与积分电容之间的信号电荷的传送。另外，由于不需要积分电容的复位，因此不会产生积分电容的复位所引起的热噪声。因此，能够实现高速并且低噪声的A/D转换。另外，由于不需要为了充分减少热噪声而需要较大的电容值及面积的采样电容，因此能够低成本地实现A/D转换。
另外，与专利文献1所示的那种需要许多元件的SAR型的A/D转换器、及非专利文献1所示的那种为了高速化而需要多个积分器的使用了高次的ΔΣ调制的A/D转换器比较，能够以简单的构成实现A/D转换。因此，可提供能够以简单的构成实现高速并且高精度的A/D转换的尼奎斯特A/D转换器。
附图说明
通过参照附图进行的下述详细的叙述，本公开的上述目的以及其他目的、特征及优点变得更加明确。
图1是表示第1实施方式的A/D转换器的概略结构的电路图。
图2是表示第1实施方式中的A/D转换动作的时序图。
图3是表示变形例1的A/D转换器中的A/D转换动作的时序图。
图4是表示第2实施方式的A/D转换器的概略结构的电路图。
图5是表示第2实施方式中的A/D转换动作的时序图。
图6是表示变形例2的A/D转换器中的A/D转换动作的时序图。
图7是表示变形例3中的量化器的构成的电路图。
图8是表示变形例3的A/D转换器中的A/D转换动作的时序图。
图9是表示变形例4的A/D转换器中的A/D转换动作的时序图。
图10是表示变形例5的A/D转换器中的A/D转换动作的时序图。
图11是表示第3实施方式的A/D转换器的概略结构的电路图。
图12是表示第3实施方式中的A/D转换动作的时序图。
图13是表示第4实施方式的A/D转换器的概略结构的电路图。
图14是表示第4实施方式中的A/D转换动作的时序图。
具体实施方式
以下，基于附图说明本公开的实施方式。此外，在以下的各图彼此中，对彼此相同或等效的部位赋予相同的附图标记。
(第1实施方式)
首先，参照图1，对本实施方式的A/D转换器(模拟数字转换器)的概略结构进行说明。
如图1所示，该A/D转换器100具备积分器10、量化器20、以及D/A转换器30(之后表示为DAC 30)。输入信号(Vin)是模拟信号，从A/D转换器100输出的信号(Dout)是数字信号。D/A转换器是数字－模拟转换器(digital－to－analog Converter)，被称作DAC。
积分器10具有运算放大器11、积分电容C1、以及反馈开关S3。积分电容C1插入在运算放大器11的反相输入端子与输出端子之间。反馈开关S3插入在积分电容C1与运算放大器11的输出端子之间。换句话说，积分电容C1与反馈开关S3相互串联连接，配置在运算放大器11的反相输入端子与输出端子之间。另一方面，运算放大器11的非反相输入端子与模拟接地电平(AGND)连接。AGND是A/D转换器100整体的基准电位，并不一定限于0V。此外，权利要求书中记载的第1输入端子相当于本实施方式中的反相输入端子。另外，运算放大器11的反相输入端子能够经由端子开关S2连接于AGND。
如图1所示，A/D转换器100的输入端子Tin经由开关S1连接于积分电容C1与反馈开关S3之间。如果这样构成，通过在断开反馈开关S3状态下接通开关S1以及开关S2，在积分电容C1中蓄积基于输入信号Vin的大小的电荷。即，输入信号Vin被积分电容C1采样。之后，将输入的模拟信号的电位称作输入信号Vin或简称为Vin，将运算放大器11的输出端子的电位称作输出电压Vout或简称为Vout。若断开开关S1以及开关S2而使反馈开关S3为接通的状态，则运算放大器11的输出电压Vout与积分电容C1中的输入Vin的一侧的一端的电位相等。之后，有时将反馈开关S3简称为开关S3。
量化器20被输入积分器10的输出即运算放大器11的输出电压Vout，并输出将该输出电压Vout量化的结果即Qout。即，量化器20将作为模拟值的Vout量化，转换为作为数字值的量化结果Qout。另外，量化器20输出将输入信号Vin进行A/D转换的结果即Dout。该量化器20具有比较器21和逻辑电路24。
比较器21的非反相输入端子被输入运算放大器11的输出电压Vout，反相输入端子被输入AGND。比较器21的输出被输入到逻辑电路24。逻辑电路24基于比较器21的输出向DAC 30输出量化结果Qout，并且输出A/D转换结果Dout。权利要求书所记载的量化结果相当于Qout。
逻辑电路24在Vout≥AGND的情况下作为量化结果Qout输出1。另一方面，在Vout＜AGND的情况下作为Qout输出－1。换句话说，本实施方式中的量化器20是1位的量化器。另外，每当在A/D转换的过程中利用量化器20执行量化时，逻辑电路24依次积分Qout而生成A/D转换结果Dout。量化器20的更具体的动作将在后面详细叙述。
DAC 30是D/A转换器，基于量化器20所输出的量化结果Qout，决定由DAC 30从积分电容C1中减去的电荷的量。该DAC 30是实质上具有设定为比AGND高的电位的高电平Vp、以及设定为比AGND低的电位的低电平Vm作为参照电压的2电平D/A转换器。此外，Vp与Vm被设定为，在AGND为0V的情况下，彼此处于绝对值相同且正负相反的关系，满足Vp＝－Vm。
另外，DAC 30具有DAC电容C2。在DAC电容C2的一端经由开关S6～S8连接有产生AGND以及参照电压的电压源。具体而言，在DAC电容C2的一端经由开关S6连接有AGND，经由开关S7连接有Vm，经由开关S8连接有Vp。DAC电容C2的一端的电位与通过开关S6～S8排他地选择的Vp、Vm或AGND中的某一个相等。以下，有时将DAC电容C2的一端的电位称作DAC电压Vdac。
并且，DAC电容C2中的运算放大器11的反相输入端子侧的一端能够经由开关S4连接于AGND。另外，DAC电容C2经由开关S5而与运算放大器11的反相输入端子连接。即，DAC 30经由开关S5而与积分器10连接。
在DAC电容C2中，通过断开开关S5并且接通开关S4，蓄积基于利用开关S7或开关S8选择的参照电压的电荷。并且，在DAC电容C2中蓄积有电荷的状态下，通过断开开关S4并且接通开关S5而将DAC电容C2连接于积分器10，通过断开开关S7以及开关S8并且接通开关S6而使蓄积于DAC电容C2的电荷向积分电容C1传送。即，利用DAC 30进行蓄积于积分电容C1的电荷的减法。
在本实施方式中构成为，当在DAC电容C2中蓄积电荷时，在Qout＝1的情况下开关S7接通，在Qout＝－1的情况下开关S8接通。虽然AGND也经由开关S6连接于DAC电容C2，但在本实施方式中，蓄积于DAC电容C2的电荷以Vp－AGND间或Vm－AGND间的电位差为基准被决定，因此在AGND为0V的情况下，蓄积于DAC电容C2的电荷由Vp或Vm的大小决定，AGND实质上不被用作D/A转换的参照电压。
接下来，参照图2，对本实施方式中的A/D转换器100的具体的动作进行说明。
图2是表示A/D转换器100的动作的时序图。时刻t1以前相当于采样的期间，时刻t1以后相当于A/D转换的期间。
(采样)
在时刻t1以前的采样的期间，开关S1、S2、S4、S6被接通，开关S3、S5、S7、S8被断开。由于开关S5断开，因此积分器10与DAC 30相互电分离。另外，由于开关S3断开，因此积分电容C1与运算放大器11的输出端子相互电分离。
在采样的期间，由于开关S1以及S2接通，因此积分电容C1成为两端子分别连接于输入信号Vin与AGND的状态。由此，在积分电容C1中蓄积基于输入信号Vin的电荷。即，输入信号Vin被积分电容C1采样。
另一方面，由于开关S4以及S6接通，因此DAC电容C2的两端子分别成为连接于AGND的状态。由此，DAC电容C2成为未蓄积电荷的状态，成为所谓的复位的状态。此外，DAC电容C2在时刻t1之后基于量化结果Qout的值蓄积电荷，因此复位的动作并非必须。
(A/D转换)
在时刻t1以后的A/D转换的期间，重复进行利用量化器20将积分器10的输出电压Vout量化、并利用DAC 30从蓄积于积分电容C1的电荷中减去基于量化结果Qout的电荷的动作，从而进行输入信号Vin的A/D转换。
首先，在时刻t1，开关S1以及开关S2断开，开关S3接通，从而运算放大器11的输出电压Vout成为与Vin相同的电压值，Vin被保持于积分电容C1。在图2所示的例子中，在时刻t1～时刻t3，Vout为比构成量化器20的比较器21的阈值电压即AGND大的值。因此，从量化器20输出Qout＝1、Dout＝1。此外，在时刻t1以后，开关S1以及S2始终断开，开关S3始终接通。
DAC 30被输入Qout＝1，在时刻t2，开关S6断开，并且开关S7接通。由此，DAC电容C2被蓄积基于低电平Vm与AGND的电位差以及DAC电容C2的电容值的电荷。
之后，在时刻t3，开关S4断开并且开关S5接通，且开关S7断开并且开关S6接通。由此，与DAC电压Vdac的时刻t3的前后的电位差(＝Vm－AGND)及DAC电容C2的电容值相应的电荷被从DAC电容C2向积分电容C1传送，相当于A/D转换的残差(Residual difference)的电压作为运算放大器11的输出电压Vout被输出。此外，时刻t2至时刻t4的动作是与从积分电容C1减去最初的电荷的减法有关的1个周期。以后，有时将与时刻t2～时刻t4相同的减法所相关的1个周期称为减法周期。
在时刻t3～时刻t5，运算放大器11将利用DAC 30从对输入信号Vin进行了采样的结果相当的时刻t1～时刻t3的初始的Vout执行最初的减法的结果生成的A/D转换的残差作为Vout而输出。该残差被输入到量化器20并被量化。如图2所示，时刻t3～时刻t5的残差为比AGND大的值。因此，与时刻t1～时刻t3同样地从量化器20输出Qout＝1。另外，将最初的量化的结果(时刻t1～时刻t3的Qout＝1)与第二次量化的结果(时刻t3～时刻t5的Qout＝1)积分而得的值即Dout＝2被从量化器20输出。此外，在图2中，为了简化，表述为在时刻t3，Vout、Qout以及Dout立即变化并稳定，但在实际的动作中，由于伴随着积分器或开关、量化器等的动作的延迟，在时刻t3处Vout开始变化到稳定地确定量化结果为止需要一定的时间。另外，时刻t1～时刻t3以及时刻t3～时刻t5的动作为与量化器20的量化有关的1个周期。之后，有时将与同样的量化有关的1个周期称作量化周期。
时刻t3～时刻t5的第二次量化的结果与时刻t1～时刻t3的最初的量化的结果同样为Qout＝1。因此，在图2所示的时刻t4～时刻t6期间的第二次的减法周期中，以与时刻t2～时刻t4期间的最初的减法周期的动作同样的动作执行减法。在时刻t1～时刻t7期间，Vout≥AGND的关系成立，因此Qout＝1，Dout在每一个量化周期中被加上1。由于在时刻t1～时刻t7期间，Qout＝1的量化周期存在5个周期，因此在时刻t7的紧前(即将到达时刻t7之前)，成为Dout＝5。
若在时刻t7执行第5次的减法，则Vout小于AGND。因此，在时刻t7～时刻t9，量化器20输出Qout＝－1。Qout从时刻t7以前的1变化为－1，因此在时刻t8～时刻t10的减法周期中，开关S7以及开关S8的动作成为与时刻t8以前的减法周期不同的动作。具体而言，在时刻t8，开关S6断开并且开关S8接通，并且，在时刻t9，开关S8断开并且开关S6接通。在此期间，开关S7维持断开的状态。由此，与时刻t9的前后的DAC电压Vdac的电位差(＝Vp－AGND)及DAC电容C2的电容值相应的电荷被传送到积分电容C1，Vout增加。
在时刻t9～时刻t11，由于再次成为Vout≥AGND，因此Qout＝1，Dout＝5。由于时刻t9～时刻t11的量化结果为Qout＝1，因此在时刻t11，Vout再次减少，成为Vout＜AGND。由此，在时刻t11～时刻t13，Qout＝－1被输出而成为Dout＝4。
通过直至时刻t13的8个周期的量化与7个周期的减法，获得了3位(9灰度)的A/D转换的分辨率。虽然也可以在时刻t13结束A/D转换，但在本实施方式中，进一步各执行1个周期的减法与量化，以使A/D转换的分辨率为4位(16灰度)的方式进行动作。
具体而言，如图2所示，由于时刻t11～时刻t13的量化周期中的量化结果为Qout＝－1，因此通过在时刻t12～时刻t14进行与时刻t8～时刻t10同样的DAC 30的动作，由此从DAC电容C2向积分电容C1传送电荷而Vout增加。即，执行作为最后的减法的第8次减法。
在时刻t13以后，执行作为最后的量化的第9次量化。在最后的量化中，量化器20在Vout≥AGND时输出Qout＝0，在Vout＜AGND的情况下输出Qout＝－1。在图2所示的例子中，由于Vout≥AGND，因此成为Qout＝0，Dout＝4。该Dout的值成为输入信号Vin的最终的A/D转换结果。
在本公开的A/D转换器中，从积分电容C1中减去电荷的减法以及量化器20的量化无关于输入信号Vin的电平，而执行获得希望的分辨率的规定的周期数。在本实施方式中，在A/D转换器100的希望的分辨率为N位的情况下，电荷的减法需要2N－1个周期，量化需要2N－1+1个周期。
接下来，对本实施方式中的A/D转换器100的效果进行说明。
该A/D转换器100构成为，在采样时能够将积分电容C1从运算放大器11的输出端子分离而向积分电容C1输入输入信号Vin，因此不需要积分电容C1的复位，并且，能够省略一般的Δ∑型A/D转换器或专利文献3记载的A/D转换器所需的从采样电容向积分电容的信号电荷的传送。在以往的构成中，在积分电容的复位与采样电容中的采样、以及从采样电容向积分电容的信号电荷的传送中，分别蓄积热噪声或闪烁噪声的影响。与此相对，在本实施方式中，不需要积分电容C1的复位及从采样电容向积分电容的信号电荷的传送，因此与实施从采样电容向积分电容的信号电荷的传送的构成比较，能够减少热噪声及闪烁噪声的影响。
另外，与一般的Δ∑型A/D转换器及专利文献3所记载的A/D转换器比较，在本实施方式中，不需要从采样电容向积分电容的信号电荷的传送，并且没有因采样电容连接于积分器而导致的运算放大器11的反馈因子(Feedback factor)的降低，因此能够减缓对于运算放大器11及各种开关的转换速率及频带宽度、接通电阻等的要求规格，能够实现运算放大器及开关的消耗电力及面积的减少、或A/D转换的高速化。
另外，在像以往那样分别具有积分电容与采样电容的构成中，在输入信号的振幅与积分器的输出信号的振幅为相同程度的情况下，为了不使积分器的输出信号饱和，需要使积分电容与采样电容为大致相同程度的电容值。在本实施方式中，由于使用积分电容C1来实施输入信号的采样，所以不需要采样电容，在作为半导体集成电路实现时，能够将需要相对较大的面积的电容元件的面积减少大致一半。
另外，该A/D转换器100是对一次的采样进行一次的A/D转换的尼奎斯特A/D转换器。因此，在需要过采样的一般的Δ∑型A/D转换器中，其前级不需要常常(Often)需要的高速缓冲器。由此，因采样的速度引起的转换频率的限制较少，能够实现高速并且高精度的A/D转换。
另外，由于以一个DAC电容C2与实质上一个电位差(Vp－Vm)为基准实施蓄积于积分电容C1的电荷的减法，因此不会产生因元件的偏差或产生参照电压的电源的电压值的误差而引起的A/D转换的非线性误差。因此，与专利文献3所示的那种在DAC的驱动中使用多个参照电压的构成、及在一般的SAR型A/D转换器以及多位的Δ∑型A/D转换器中可见的那种以多个电容构成DAC的情况比较，能够减少A/D转换的非线性误差。因此，无需实施在SAR型的A/D转换器中为了高精度化而使用的颤振及修整等操作，就能够实现高精度的A/D转换。
另外，与使用多的电容元件的SAR型A/D转换器及使用多个积分器的高次的Δ∑型A/D转换器比较，能够以简单的构成实现A/D转换。
并且，在本实施方式中，不取决于输入信号Vin的电平地执行与希望的A/D转换的分辨率相应的规定的周期数的电荷的减法。即，即使因减法而导致暂时运算放大器11的输出电压Vout从比AGND大的一侧向比AGND小的一侧、或从比AGND小的一侧向比AGND大的一侧超越，也会继续进行减法直至达到规定的周期数。在如专利文献3所示那样取决于输入信号的电平而使得运算放大器的运算次数不同的构成中，由于运算放大器的偏移等所引起的A/D转换的误差的大小取决于输入信号的电平，因此存在A/D转换中产生非线性误差的情况。与此相对，在本实施方式中的A/D转换器100中，不取决于输入电平地执行相同次数的减法。因此，没有因运算放大器11的偏移等引起的A/D转换的误差的输入电平依存性。即，能够实现非线性误差少的高精度的A/D转换。
(变形例1)
在采用第1实施方式所记载的那种2电平的DAC 30的情况下，除了如第1实施方式那样使用Vp－AGND间的电位差或Vm－AGND间的电位差减去电荷的方法之外，也可以采用使用Vp－Vm间的电位差来进行减法的方法。
在本变形例中的A/D转换器100中，如图3所示，相对于第1实施方式变更开关S6～S8的动作。具体而言，以如下方式进行控制：在包含减法周期的期间的时刻t2～时刻t14，开关S6被维持断开状态，并且，根据量化器20的输出Qout，开关S7与开关S8中的某一个排他地在减法周期的前半段接通，在减法周期的后半段，开关S7与开关S8的接通与断开分别与减法周期的前半段反相。由此，根据量化器20的输出Qout而由DAC电容C2的电容值以及DAC电压Vdac的减法周期的前半段与后半段的电位差(＝Vp－Vm或Vm－Vp)决定的量的电荷被从DAC电容C2传送到积分电容C1，相当于A/D转换的残差的电压被作为运算放大器11的输出电压Vout而输出。
此外，在时刻t2～时刻t4的减法周期中，使用于DAC 30的控制的Qout为在时刻t1～时刻t3的量化周期输出的Qout＝1。即，在与量化周期对应的减法周期的期间存在半个周期大小的时间偏差。因此，在时刻t2～时刻t4，DAC 30以基于在时刻t1～时刻t3的期间输出的Qout＝1而被控制的方式，在量化器20的输出Qout与DAC 30的控制之间适当地插入延迟即可。或者，也可以将量化器20的输出Qout变化的定时构成为相对于图3延迟半个量化周期。
本变形例中的DAC电压Vdac的1个减法周期的前半段与后半段之间的电位差(＝Vp－Vm或Vm－Vp)的绝对值相当于第1实施方式中的电位差(＝Vp－AGND或Vm－AGND)的绝对值的2倍。因此，在进行与第1实施方式同等的减法时，能够将DAC电容C2的电容值减半。因此，能够减少因DAC电容C2的减法而产生的热噪声以及运算放大器11的闪烁噪声对A/D转换结果带来的影响。
此外，本变形例中的DAC 30与第1实施方式比较，在时刻t2～时刻t14，开关S6被维持断开状态，因此AGND不被使用于伴随着基于DAC 30的Vout的变化的减法。因此，在以单端(Single end)的电路构成实施本变形例的情况下，即使在Vp与Vm的中间电位与AGND的电位之间产生误差，也不会产生从积分电容C1中减去电荷的减法所引起的A/D转换的偏移误差。即，与第1实施方式比较，能够减缓对于产生Vp、Vm以及AGND的电源的精度的要求。
(第2实施方式)
首先，参照图4，对本实施方式的A/D转换器的概略结构进行说明。
如图4所示，该A/D转换器200具备积分器10、量化器20、以及D/A转换器30(之后表示为DAC 30)。输入信号(Vin)是模拟信号，从A/D转换器200输出的信号(Dout)是数字信号。
此外，本实施方式中的A/D转换器200相对于第1实施方式中的A/D转换器100，量化器20的构成不同。积分器10为与第1实施方式相同的构成，因此省略其详细说明。DAC 30的输入信号即与量化器20的输出Qout对应的DAC电压Vdac的规格与第1实施方式不同。以下，详细地进行说明。
本实施方式中的量化器20被输入积分器10的输出即运算放大器11的输出电压Vout，并输出将该Vout量化的结果即Qout。即，量化器20将作为模拟值的Vout量化，转换为作为数字值的量化结果Qout。另外，量化器20输出将输入信号Vin进行A/D转换的结果即Dout。该量化器20具有第1比较器22、第2比较器23、以及逻辑电路24。
第1比较器22的非反相输入端子被输入运算放大器11的输出电压Vout，反相输入端子被输入阈值电压V1。第2比较器23与第1比较器22同样，运算放大器11的输出电压Vout被输入到非反相输入端子，反相输入端子被输入阈值电压V2。阈值电压V1被设为比AGND高的电位，阈值电压V2被设为比AGND低的电位。换句话说，各电压成为V2＜AGND＜V1的关系。各比较器22、23的输出分别被输入到逻辑电路24。逻辑电路24基于比较器22、23的输出向DAC 30输出量化结果Qout，并且将数字信号Dout作为A/D转换结果而输出。
逻辑电路24在Vout＞V1的情况下作为量化结果Qout而输出1。在V2≤Vout≤V1的情况下，作为Qout输出0。在Vout＜V2的情况下，作为Qout输出－1。换句话说，本实施方式中的量化器20为1.5位的量化器。另外，每当在A/D转换的过程中利用量化器20执行量化时，逻辑电路24依次积分Qout而生成A/D转换结果Dout。量化器20的具体的动作将在后面详细叙述。
DAC 30是D/A转换器，基于量化器20所输出的量化结果Qout，决定由DAC 30从积分电容C1中减去的电荷的量。该DAC 30是具有作为模拟接地电平的AGND、被设定为比AGND高的电位的高电平Vp、以及被设定为比AGND低的电位的低电平Vm作为参照电压的3电平D/A转换器。
在本实施方式中构成为，在DAC电容C2中蓄积电荷时，在Qout＝1的情况下，开关S7接通，在Qout＝－1的情况下，开关S8接通，在Qout＝0的情况下，开关S6接通。此外，设定为例如在AGND＝0V的情况下，Vp与Vm满足Vp＝－Vm。另外，输入到比较器21、22的阈值电压V1以及V2例如分别设定为V1＝Vp/16，V2＝Vm/16。
接下来，参照图5，对本实施方式中的A/D转换器200的具体的动作进行说明。
图5是表示A/D转换器200的动作的时序图。时刻t15以前相当于采样的期间，时刻t15以后相当于A/D转换的期间。
(采样)
在时刻t15以前的采样的期间，开关S1、S2、S4、S6被接通，开关S3、S5、S7、S8被断开。由于开关S5断开，因此积分器10与DAC 30相互电分离。另外，由于开关S3断开，因此积分电容C1与运算放大器11的输出端子相互电分离。
在采样的期间，由于开关S1以及S2接通，因此输入信号Vin被积分电容C1采样。另外，由于开关S4以及S6接通，因此DAC电容C2的两端子分别连接于AGND，DAC电容C2成为被复位的状态。
(A/D转换)
在时刻t15以后的A/D转换的期间，重复进行利用量化器20将积分器10的输出电压Vout量化、并利用DAC 30从蓄积于积分电容C1的电荷中减去基于量化结果Qout的电荷的动作，从而进行输入信号Vin的A/D转换。
首先，在时刻t15，开关S1以及开关S2断开，开关S3接通，从而运算放大器11的输出电压Vout成为与Vin相同的电压值，Vin被保持于积分电容C1。在图5所示的例子中，在时刻15～时刻t17，Vout为比构成量化器20的第1比较器22的阈值电压V1大的值。因此，从量化器20输出Qout＝1、Dout＝1。
DAC 30被输入Qout＝1，在时刻t16，开关S6断开，并且开关S7接通。由此，DAC电容C2被蓄积基于低电平Vm与AGND的电位差以及DAC电容C2的电容值的电荷。
之后，在时刻t17，开关S4断开并且开关S5接通，且开关S7断开并且开关S6接通。由此，与DAC电压Vdac的时刻t17的前后的电位差(＝Vm－AGND)及DAC电容C2的电容值相应的电荷被从DAC电容C2向积分电容C1传送，相当于A/D转换的残差的电压作为运算放大器11的输出电压Vout被输出。
在时刻t17～时刻t19，运算放大器11将利用DAC 30从对输入信号Vin进行了采样结果相当的时刻t15～时刻t17的初始的Vout执行最初的减法的结果生成的A/D转换的残差作为Vout而输出。该残差被输入到量化器20并被量化。如图5所示，时刻t17～时刻t19的残差为比阈值电压V1大的值。因此，与时刻t15～时刻t17同样地从量化器20输出Qout＝1。另外，将最初的量化的结果(时刻t16～时刻t18的Qout＝1)与第二次量化的结果(时刻t18～时刻t20的Qout＝1)积分而得的值即Dout＝2被从量化器20输出。
在时刻t15～时刻t21期间，Vout＞V1的关系成立，因此Qout＝1，Dout在每一个量化周期中被加上1。由于在时刻t15～时刻t21期间，Qout＝1的量化周期存在5个周期，因此在时刻t21的紧前(即将到达时刻t7之前)，成为Dout＝5。
若在时刻t21执行第5次的减法，则成为V2＜Vout＜V1。因此，在时刻t21～时刻t23，量化器20输出Qout＝0。因此，在作为第6次的减法周期的时刻t22～时刻t24，开关S6的接通状态继续，并且开关S7、S8的断开状态继续，DAC电压Vdac被维持为与AGND相同的电位。另外，开关S4以及开关S5的接通断开与时刻t21以前同样地继续，因此虽然从基于DAC电容C2的积分电容C1减去电荷的减法得以继续，但由于DAC电压Vdac被维持为与AGND相同的电位，因此实质上不进行从积分电容C1减去电荷的减法。因此，在时刻t21之后，Vout不变动。
到时刻t25为止，结束了8个周期的量化与7个周期的减法，获得了4位(17灰度)的A/D转换的分辨率。在图5的例子中，到时刻t25为止获得的Dout＝5成为输入信号Vin的最终的A/D转换结果。在本实施方式中，在A/D转换器的希望的分辨率为N位的情况下，电荷的减法需要2N－1－1个周期，量化需要2N－1个周期。
本实施方式中的A/D转换器200也起到与第1实施方式相同的效果。除此之外，由于本实施方式中的量化器20作为1.5位的量化器发挥功能，因此不需要作为第1实施方式的相当于图2所示的最后的量化周期的量化周期，能够通过8个周期的量化实现4位(17灰度)的分辨率的A/D转换。
(变形例2)
在采用第2实施方式所记载的那种3电平的DAC 30的情况下，除了在A/D转换的期间与第2实施方式同样地使用Vp－AGND间或Vm－AGND间的电位差进行减法的方法之外，也可以与变形例1同样地采用使用Vp－Vm间或Vm－Vp间的电位差来进行减法的方法。
在本变形例中的A/D转换器200中，如图6所示，相对于第2实施方式变更开关S6～S8的动作。具体而言，在时刻t16，开关S6断开并且开关S7接通。然后，在时刻t17，开关S7断开，并且开关S6的断开状态被维持，且开关S8接通。由此，与时刻t17的前后的DAC电压Vdac的电位差(＝Vp－Vm)及DAC电容C2的电容值相应的电荷被从DAC电容C2传送到积分电容C1，相当于A/D转换的残差的电压被作为运算放大器11的输出电压Vout而输出。
此外，与第1实施方式的变形例1同样，在本变形例中，也是在时刻t16～时刻t18的减法周期中，使用于DAC 30的控制的Qout为在时刻t15～时刻t17的量化周期输出的Qout＝1。因此，通过在量化器20的输出Qout与DAC 30的控制之间插入延迟的方法等方法适当地调整DAC 30的控制的定时即可。
与第1实施方式及其变形例1的关系同样，本变形例的DAC电压Vdac的1个减法周期的前半段与后半段之间的电位差(＝Vp－Vm或Vm－Vp)的绝对值相当于第2实施方式中的电位差(＝Vp－AGND或Vm－AGND)的绝对值的2倍。因此，能够与第1实施方式的变形例1同样地减少热噪声及闪烁噪声对A/D转换结果的影响。
此外，本变形例中的DAC 30与第2实施方式比较，在时刻t16～时刻t22，开关S6被维持断开状态，因此AGND不被使用于伴随着基于DAC 30的Vout的变化的减法。另外，在时刻t22之后，虽然AGND经由开关S6连接于DAC电容C2，但实质上不进行减法。因此，在以单端的电路构成实施本变形例的情况下，即使在Vp与Vm的中间电位与AGND的电位之间产生误差，也不会产生从积分电容C1中减去电荷所引起的A/D转换的偏移误差或非线性误差。即，与第2实施方式比较，能够减缓对于产生Vp、Vm以及AGND的电源的精度的要求。
(变形例3)
在第2实施方式以及变形例2中，说明了利用两个比较器22、23构成量化器20来实现1.5位的量化的方式。与此相对，在本变形例中，说明通过使比较器22、23的阈值电压可变而使量化器的分辨率切换为1.5位与1位来动作的方式。
首先，参照图7，对本变形例中的量化器20的构成进行说明。
在图7所示的量化器20中，能够将向第1比较器22输入的阈值电压变更为V1、V3、V5这3个。另外，能够将向第2比较器23输入的阈值电压变更为V2、V4这2个。具体而言，如图7所示，在高电平Vp与低电平Vm之间，电阻器R1～R6从电位高的一方起按照R1～R6的顺序以串联的方式连接，能够将各电阻器的中点电位作为阈值电压向比较器22、23输入。
换句话说，各电阻器R1～R6被设定为在电阻器R1与电阻器R2的中点产生电压V3，并被设定为在电阻器R2与电阻器R3的中点产生电压V1，并被设定为在电阻器R3与电阻器R4的中点产生电压V5，并被设定为在电阻器R4与电阻器R5的中点产生电压V2，并被设定为在电阻器R5与电阻器R6的中点产生电压V4。
第1比较器22的反相输入端子中能够经由开关S21被输入电压V3，能够经由开关S22被输入电压V1，能够经由开关S23被输入电压V5。另一方面，第2比较器23的反相输入端子中能够经由开关S24被输入电压V2，能够经由开关S25被输入电压V4。
此外，本变形例中的量化器20能够设定V1～V5这5种作为比较器22、23的阈值电压，但在本变形例的动作中成为仅使用3种的构成。关于设定5种电压的例子，在后述的变形例4以及变形例5中进行说明。另外，期望的是阈值电压中的电压V5为Vp与Vm的正中间的电位。即，在AGND为0V的情况下，期望的是电压的关系为V5＝AGND＝0V。
接下来，参照图8，对本变形例的A/D转换器200的动作以及作用效果进行说明。此外，时刻t25为止的动作与第2实施方式的动作相同，但执行时刻t25的紧前(即将到达时刻t25之前)的基于Qout的减法这一点不同。即，若将时刻t25为止的期间中的A/D转换的分辨率设为N位，则将减法执行2N－1个周期这一点不同。除此以外为相同的动作，因此省略其说明。另外，向比较器22、23输入的阈值电压V1、V2与第2实施方式同样，分别为V1＝Vp/16、V2＝Vm/16。
直至时刻t25为止，量化器20中的阈值电压被设定为V1以及V2。即，开关S22与开关S24接通，开关S21、S23、S25断开。由此，本变形例中的量化器20在直至时刻t25为止作为1.5位的量化器发挥功能。在图8中，将该A/D转换的期间记载为1.5－bit MODE(1.5位模式)。
在到达时刻t25之后，图7所示的量化器20中的开关S22断开，开关S23接通。由此，向第1比较器22输入的阈值电压为V5(＝AGND)。时刻t25之后，虽然向第2比较器23输入的阈值电压仍维持为V2，但本变形例中的逻辑电路24被设定为忽略Vout与V2的比较结果。即，在时刻t25之后，本变形例中的量化器20作为仅使用阈值电压设为AGND的第1比较器22的1位量化器发挥功能。逻辑电路24被设定为在Vout超过AGND的情况下输出Qout＝0，在小于AGND的情况下输出Qout＝－1。在图8中将该A/D转换的期间记载为1－bit MODE(1位模式)。
如图8所示，在时刻t25以后，向量化器20输入的Vout小于AGND。因此，从量化器20输出Qout＝－1。此时，逻辑电路24使时刻t25的紧前(即将到达时刻t25之前)为止的通过1.5位模式下的8次量化而得到的数字输出Dout成为2倍，之后加上时刻t25以后的Qout＝－1。由此，在执行1位模式下的最后1次量化的时刻获得的输入信号Vin的最终的A/D转换结果成为Dout＝9。
在本变形例中，利用分辨率被设定为1位的量化器20执行最后的量化。最后的量化所使用的一个阈值电压V5位于时刻t25以前的量化所使用的2个阈值电压V1、V2的正中间，因此能够通过最后的量化将A/D转换的分辨率提高1位。因此，逻辑电路24将时刻t25紧前(即将到达时刻t25之前)的Dout运算为2倍，然后加上1位的量化结果Qout。
在图8的例子中，通过9周期的量化与8周期的减法执行了分辨率为5位(32灰度)的A/D转换。在本变形例中，在A/D转换器的希望的分辨率为N位的情况下，电荷的减法需要2N－2个周期，量化需要2N－2+1个周期。因此，为了获得与变形例2同等的分辨率所需的周期数成为大致一半。由于减法周期数减少，能够减少因减法产生的热噪声或闪烁噪声给A/D转换结果带来的影响。
(变形例4)
在变形例3中，说明了在图7所示的量化器20中，通过使用3种阈值电压使分辨率可变而提高A/D转换器的分辨率的方式。在本变形例中，说明在图7所示的量化器20中，通过使用5种阈值电压使量化器20的分辨率可变，从而进一步提高分辨率的方式。
参照图9，对本变形例的A/D转换器200的动作以及作用效果进行说明。此外，关于采样结束的时刻t26为止的期间，与第2实施方式所记载的时刻t15为止的期间相同，因此省略其说明。此外，在本变形例中，向比较器22、23输入的阈值电压V1～V5分别设定为V1＝Vp/16，V2＝Vm/16，V3＝Vp/8，V4＝Vm/8，V5＝AGND＝0V。
直至时刻t31为止，量化器20中的第1比较器22的阈值电压被设定为V3，第2比较器23的阈值电压被设定为V4。即，开关S21与开关S25接通，开关S22～S24断开。换句话说，在时刻t26～时刻t31，与第2实施方式比较，2个阈值电压之差被设定得大。
如图9所示，在将阈值电压分别设定为V3与V4的时刻t27，与变形例2同样，开关S6断开，并且开关S7接通。然后，在时刻t28，开关S7断开，并且开关S6的断开状态被维持，且开关S8接通。由此，与时刻t28的前后的电位差(＝Vp－Vm)及DAC电容C2的电容值相应的电荷被传送到积分电容C1，与A/D转换的残差相当的电压被作为运算放大器11的输出电压Vout而输出。若DAC电容C2的电容值与第2实施方式相同，则基于1次减法的电荷从积分电容C1的减去量成为第2实施方式的2倍。
在时刻t26～时刻t28的最初的量化周期，Vout＞V3，Qout＝1，Dout＝1。同样，在时刻t28～时刻t30的第二次的量化周期，也由于Vout＞V3，因此Qout＝1，Dout＝2。并且，与输入信号Vin的电平无关地，到规定的量化周期结束为止，即在图9的例子中4个周期的量化结束的时刻t31为止，将阈值电压维持为V3以及V4地执行量化。
时刻t30～时刻t33的期间由于满足V4＜Vout＜V3的关系，因此Qout＝0。因此，与变形例2中的时刻t21以后的动作同样地，在时刻t31～时刻t34的期间，成为开关S6接通并且开关S7以及S8断开的状态。即，实质上不进行从积分电容C1减去电荷的减法。另外，由于Qout＝0，因此维持了Dout＝2。若将时刻t33为止获得的分辨率设为N位，则时刻t33为止的量化周期数与变形例2同样为2N－1个周期。即，在4个周期的量化结束的时刻t33的时刻，可获得3位(9灰度)的A/D转换的分辨率。
在时刻t33，开关S21断开，开关S22接通。即，量化器20的第1比较器22的阈值电压从V3切换为V1。同样，开关S25断开，开关S24接通。即，量化器20的第2比较器23的阈值电压从V4切换为V2。另外，在时刻t32～时刻t34的期间，虽然Vout不变化，但与变形例2同样，以将DAC电压Vdac设定为AGND的状态进行减法。
如图9所示，在时刻t33～时刻t35，由于Vout＞V1，因此Qout＝1。这里，量化器20中的2个阈值电压之差切换为时刻t33以前的1/2，量化器20的量化结果Qout的1灰度的大小相对于时刻t33以前成为1/2。因此，逻辑电路24使时刻t33为止的A/D转换结果Dout＝2成为2倍，然后加上时刻t33～时刻t35中的Qout＝－1。由此，在时刻t33～时刻t35，成为Dout＝5。
在5个周期的量化结束的时刻t35之前，可获得4位(17灰度)的A/D转换的分辨率。在时刻t35结束A/D转换的处理的情况下，获得与第2实施方式同样的A/D转换结果Dout为止的量化为5个周期，能够比第2实施方式中的8个周期小。即，与第2实施方式比较，能够提高A/D转换的处理速度。
在本变形例中，在时刻t35之后，与变形例3的时刻t25之后相同，使量化器20以1位模式动作而执行最后的量化。时刻t35之后为Vout＜AGND，因此Qout＝－1，将时刻t35紧前(即将到达时刻t35之前)的Dout＝5设为2倍，然后加上时刻t35之后的Qout＝－1。由此，可获得作为输入信号Vin的最终的A/D转换结果的Dout＝9。
在图9的例子中，通过6个周期的量化与5个周期的减法，A/D转换的分辨率获得5位(32灰度)。在A/D转换器的希望的分辨率为N位的情况下，需要电荷的减法为2N－3+1个周期，量化为2N－3+2个周期。因此，在分辨率N较高的情况下，与变形例3比较，为了获得同等的分辨率所需的周期数能够减少至大致一半。另外，由于减法的周期数减少，因此能够减少因减法的执行而增加的热噪声或闪烁噪声给A/D转换结果带来的影响。
此外，本变形例中的量化器20虽然在时刻t26至时刻t35期间，在时刻t33分别变更量化器20的2个阈值电压，但作为1.5位量化器发挥功能。另外，在时刻t35之后，作为将阈值电压设为AGND的1位量化器发挥功能。
(变形例5)
在上述第2实施方式以及变形例2～4中，说明了以1.5位或1位使用量化器20的例子。与此相对，在本变形例中，说明利用变形例3说明的图7所示的量化器20实现2.5位(5电平)的量化的例子。
本变形例中的A/D转换器200的量化器20在1个周期的量化时使阈值电压以每半个量化周期为单位变化，使用各个半量化周期的量化结果Qout控制DAC 30。即，使用1.5位的量化器20，以1个量化周期执行5电平的量化，实质上实现了2.5位的量化器。
具体而言，如图10所示，在量化周期的前半段，将第1比较器22的阈值电压设为V3，将第2比较器23的阈值电压设为V4，在量化周期的后半段，将第1比较器22的阈值电压设为V1，将第2比较器23的阈值电压设为V2，在1次的量化周期内执行2次的量化。DAC 30分别使用1次的量化周期内的2个量化结果来控制。量化结果Qout如果是Vout＞V1或者Vout＞V3则为Qout＝1，如果是V2＜Vout＜V1或者V4＜Vout＜V3则为Qout＝0，如果是Vout＜V2或者Vout＜V4则为Qout＝－1。
驱动DAC 30的DAC电压Vdac基于1个量化周期中的Qout的合计值来决定。具体而言，如果1个量化周期中的2个量化结果Qout的合计值为2，则将DAC电压Vdac的1减法周期的前半段与后半段的电位差设为Vp－Vm而进行减法。同样，如果Qout的合计值为1，则将电位差设为Vp―AGND，如果Qout的合计值为－1则将电位差设为Vm－AGND，如果Qout的合计值为－2则将电位差设为Vm－Vp来进行减法。另外，如果Qout的合计值为0则将DAC电压Vdac设为AGND，实际上不进行减法。
参照图10，对本变形例的A/D转换器200的动作进行说明。此外，关于采样结束的时刻t37为止的期间，与第2实施方式所记载的时刻t15为止的期间相同，因此省略其说明。此外，在本变形例中，向比较器22、23输入的阈值电压V1～V5分别设定为V1＝Vp/16，V2＝Vm/16，V3＝3Vp/16，V4＝3Vm/16，V5＝AGND＝0V。
如图10所示，由于时刻t37～时刻t39的运算放大器11的输出Vout为Vout＞V3且Vout＞V1，因此时刻t37～时刻t39期间的量化周期的前半段与后半段的2次量化的结果Qout分别为1，1个量化周期中的Qout的合计值成为2。由此，在时刻t38～时刻t40期间的减法周期中，与在变形例2或变形例4中说明的动作同样，控制DAC 30中的开关S7以及S8而执行基于电位差Vp－Vm的减法。在时刻t39～时刻t41的量化周期中，Qout的合计值也为2，Vout＞V3且Vout＞V1，在时刻t40～时刻t42期间的减法周期中，不执行基于电位差Vp－Vm的减法。
此外，将1个量化周期内的2个量化结果Qout进行合计的处理并非必须，也可以仅从量化周期的后半段的Qout决定减法周期的前半段的DAC电压Vdac，仅从量化周期的后半段的Qout决定减法周期的后半段的DAC电压Vdac，来使DAC 30动作。
另外，时刻t37～时刻t39其间的2个Qout的合计值2被反映在减法的是时刻t38～时刻t40的减法周期。即，在时刻t38～时刻t40的减法周期中，基于在时刻t37～时刻t39其间得到的Qout控制开关S6～S8而执行减法。
在时刻t41～时刻t43的第3次量化周期中，前半段为V4＜Vout＜V3(Qout＝0)，并且后半段为Vout＞V1(Qout＝1)。由此，该量化周期中的Qout的合计值为1，时刻t42～时刻t44的第3次减法基于电位差Vp－AGND执行。换句话说，与第2实施方式同样，通过DAC 30的开关S6与开关S7控制DAC电压Vdac来进行减法。
在时刻t37～时刻t39的第4次的量化周期中，前半段为V4＜Vout＜V3(Qout＝0)，并且后半段为V2＜Vout＜V1(Qout＝0)。由此，该量化周期中的Qout的合计值0为，在时刻t44～时刻t46的最后的减法周期中，实际上不执行减法。在4个周期的量化结束的时刻t45为止获得的A/D转换结果为Dout＝5，A/D转换的分辨率为4位(17灰度)。
在本变形例中，在时刻t45之后，与变形例3及变形例4同样，使量化器20以1位模式动作来执行最后的量化。由于时刻t45之后为Vout＜AGND，因此Qout＝－1，将时刻t45紧前(即将到达时刻t45之前)的Dout＝5设为2倍然后进行加法。由此，最终的A/D转换结果成为Dout＝9。
在图10的例子中，通过5次的量化周期与4次的减法周期，获得了5位(32灰度)的A/D转换的分辨率。在A/D转换器的希望的分辨率为N位的情况下，电荷的减法需要2N－3个周期，量化需要2N－3+1个周期。因此，在希望的分辨率N高的情况下，与变形例3比较，能够将为了获得同等的分辨率所需的周期数减少至大致一半。另外，与变形例4同样，能够减少因减法的执行而增加的热噪声或闪烁噪声的影响。
(第3实施方式)
在第2实施方式以及其变形例2～5中，说明了A/D转换结果Dout的生成中仅使用量化器20的构成。与此相对，本实施方式中的A/D转换器300利用与量化器20不同的A/D转换器执行A/D转换的过程中的量化的一部分。以下，将与量化器20不同的A/D转换器称作副ADC 50。副ADC也称为副模拟数字转换器、或者另一ADC。
首先，参照图11，对本实施方式中的A/D转换器300的概略结构进行说明。
如图11所示，本实施方式中的A/D转换器300除了积分器40、量化器20、DAC 30之外，具备副ADC 50以及加法器60。关于DAC30，与第2实施方式的变形例5相同，因此省略其详细说明。另外，在图11中，为了简化省略了详细构成的记载，但量化器20与第2实施方式的变形例5同样为使用图7所示的可变的阈值电压的构成。
积分器40具有积分电容C1与放大电容C3，它们以并联的方式连接于运算放大器11的反相输入端子与输出端子之间。
积分电容C1的一端经由开关S9连接于运算放大器11的反相输入端子，另一端经由开关S3连接于运算放大器11的输出端子。另外，积分电容C1与开关S9的中点经由开关S2连接于AGND，积分电容C1与开关S3的中点经由开关S10连接于AGND。
放大电容C3的一端经由开关S14连接于运算放大器11的反相输入端子，另一端经由开关S12连接于运算放大器11的输出端子。另外，放大电容C3与开关S14的中点经由开关S13连接于AGND，放大电容C3与开关S12的中点经由开关S11连接于AGND。
输入端子Tin经由开关S1连接于积分电容C1与开关S3的中点。开关S2以及开关S3的功能分别与第2实施方式中的开关S2以及S3相同。
副ADC 50与量化器20以并联的方式连接于运算放大器11的输出端子。副ADC 50的数字输出Lout与量化器20的数字输出Mout一起输入到加法器60。加法器60将从量化器20输出的Mout和从副ADC 50输出的Lout相加而作为最终的数字输出Dout。副ADC 50中能够采用一般已知的A/D转换器。
接下来，参照图12，对本实施方式中的A/D转换器300的动作进行说明。
(采样)
在时刻t47以前的采样的期间，开关S1、S2、S4、S6、S11、S13被接通，开关S3、S5、S7、S8、S9、S10、S12、S14被断开。由于开关S3断开，因此积分电容C1与运算放大器11的输出端子相互电分离。由于开关S1以及S2接通，因此输入信号Vin被积分电容C1采样。另外，由于开关S11以及S13接通，开关S12以及S14断开，因此放大电容C3在被从运算放大器11电分离的基础上，两端连接于AGND。由此，放大电容C3成为不蓄积电荷的状态。
另外，在DAC 30中，由于开关S4以及S6接通，因此DAC电容C2的两端子分别连接于AGND。由此，DAC电容C2成为不蓄积电荷的状态。
(A/D转换)
在时刻t47，开关S1以及S2断开，Vin的采样结束，开关S3以及开关S9接通，输出Vout。
时刻t47～时刻t48的动作与第2实施方式的变形例5中的时刻t37～时刻t45的动作相同，因此省略详细说明。时刻t48紧前(即将到达时刻t48之前)的量化器的输出Mout与变形例5的时刻t45紧前(即将到达时刻t45之前)的输出Dout为同值，Mout＝5。在时刻t48之前，Mout所获得的A/D转换的分辨率为4位(17灰度)，本实施方式的A/D转换结果Dout中的相当于高位4位的部分被量化器20进行A/D转换。
在时刻t48，在开关S3、S11以及S13断开，并且开关S10、S12以及S14接通的同时，执行最后的减法。由此，与A/D转换的残差相当的电荷全部被传送到放大电容C3。此时，从运算放大器11输出的A/D转换的残差Vout与时刻t48以前的残差相比，根据积分电容C1与放大电容C3的电容值之比而被放大。在图12的例子中，A/D转换的残差被放大到大致16倍。伴随于此，逻辑电路24使直至时刻t48的A/D转换结果Mout成为16倍，作为时刻t48以前的量化器20的A/D转换的结果输出Mout＝80。
在时刻t49之后，利用副ADC 50，将运算放大器11所输出的放大后的残差Vout进行A/D转换。在图12的例子中，从副ADC 50输出Lout＝－4。量化器20的输出Mout＝80和副ADC 50的输出Lout＝－4被加法器60相加，由此获得最终的A/D转换结果Dout＝76。这样，通过将量化器20的相当于高位4位的A/D转换结果Mout和副ADC 50的相当于低位4位的A/D转换结果Lout相加，在最终的A/D转换结果Dout中获得8位的分辨率。
此外，本实施方式中的A/D转换器300在时刻t48，积分电容C1的全部电荷被传送到放大电容C3。因此，即使使积分电容C1从运算放大器11电隔离，也处于由放大电容C3维持运算放大器11的输出电压的状态。由此，在时刻t49，将开关S9以及S10断开，并且将开关S1以及S2接通。由此，积分电容C1被与运算放大器11电隔离，再次执行积分电容C1对输入信号Vin的采样。
如图12所示，在时刻t49～时刻t50的期间，利用副ADC 50，执行将前一个A/D转换所涉及的A/D转换的残差作为输入的低位位的A/D转换。即，前一个A/D转换所涉及的低位位的A/D转换和其下一个A/D转换所涉及的输入信号Vin的采样并行地执行。
接下来，对本实施方式中的A/D转换器300的效果进行说明。
在第2实施方式以及其变形例2～5中，若提高A/D转换分辨率，则周期数按指数函数增加，因此在实现高分辨率的A/D转换的情况下，转换速度大幅度降低。与此相对，本实施方式中的A/D转换器300具备承担低位位的A/D转换的副ADC 50。因此，能够减少周期数相对于分辨率的增加按指数函数增加的量化器20的高位位的A/D转换所负责的分辨率，能够大幅度减少A/D转换所需的周期数。
另外，本实施方式中的A/D转换器300区别于积分电容C1地具有放大电容C3。因此，在副ADC 50的低位位的A/D转换的动作中，通过使积分电容C1从运算放大器11分离，能够并行地执行下一个A/D转换所涉及的采样。并且，在时刻t51之后的下一个A/D转换所涉及的高位位的A/D转换的期间，也由于副ADC 50未被使用于下一个A/D转换，因此能够使用副ADC 50执行前一个A/D转换所涉及的低位位的A/D转换。因此，容易确保输入信号Vin的采样及基于副ADC 50的低位位的A/D转换的处理时间，能够提高A/D转换整体的效率(Through-put)。
另外，副ADC 50能够使用一般的A/D转换器。在为了提高转换速度将通过一次采样执行A/D转换的尼奎斯特A/D转换器用作副ADC 50的情况下，不需要修整等高精度化技术，能够在保持A/D转换整体的转换精度的同时将10～12位程度为止的低位位的A/D转换分配到副ADC 50。因此，在本实施方式中，能够抑制副ADC 50的转换精度所引起的A/D转换的误差的增大，并且大幅度减少量化器20的高位位的A/D转换的周期数，其结果，能够大幅度提高A/D转换的速度。
另外，DAC电容C2与放大电容C3的相对精度所引起的A/D转换的非线性误差能够通过提高量化器20的高位位的A/D转换的分辨率而减小。因此，通过对高位位的A/D转换分配相比于与其非线性误差分配到副ADC 50的分辨率所对应的精度充分小的程度的分辨率，能够充分减小高位位的A/D转换的非线性误差给A/D转换整体的精度带来的影响。例如在A/D转换整体的分辨率为16位的情况下，在低位位的A/D转换中将10～12位的分辨率分配给副ADC50而对基于量化器20的高位位的A/D转换分配4～6位的分辨率即可。
由此，无需修整等高精度化技术，能够在维持较高的精度的同时大幅度提高A/D转换的速度。
(第4实施方式)
在第3实施方式中，说明了积分器40使用放大电容C3放大A/D转换的残差，并利用副ADC 50将放大后的残差进行A/D转换的构成。与此相对，在本实施方式中，如图13所示，说明不具有放大电容C3、而是使用DAC电容C2将A/D转换的残差放大、并利用副ADC 50进行放大后的残差的A/D转换的构成。
首先，参照图13，对本实施方式中的A/D转换器400的概略结构进行说明。
如图13所示，本实施方式中的A/D转换器400具备积分器70、量化器20、DAC 30、副ADC 50以及加法器60。关于DAC 30，与上述各实施方式以及各变形例相同，因此省略其详细说明。另外，量化器20与第3实施方式相同。
本实施方式中的积分器70除了第2实施方式中的积分器10之外具有开关S10。开关S10夹设于积分电容C1及开关S3的中点与AGND之间。开关S10起到与第3实施方式中的开关S10相同的动作以及功能，因此用与第3实施方式相同的附图标记表示。
并且，该A/D转换器400如图13所示，积分器70中的运算放大器11的输出端子与DAC 30中的开关S6～S8及与DAC电容C2的中点经由开关S15连接。因此，将开关S1～S4以及开关S6～S8断开之后，通过将开关S5、开关S10以及开关S15接通，能够将积分电容C1的电荷传送到DAC电容C2。
本实施方式中的A/D转换器400除了积分器70以及开关S15之外为与第3实施方式中的A/D转换器300相同的构成。
接下来，参照图14，对本实施方式中的A/D转换器300的动作进行说明。
(采样)
图14所示的时刻t52以前以及时刻t55～时刻t56期间的采样的期间，开关S10以及开关S15断开，为与第2实施方式的变形例5中的采样的期间相同的动作，因此省略详细说明。
(A/D转换)
在时刻t52，开关S1以及S2断开，输入信号Vin的采样结束，开关S3接通，输出Vout。时刻t52～时刻t53的动作与第3实施方式中的时刻t47～时刻t51期间的动作相同，因此省略详细说明。
在时刻t53，开关S4断开，并且开关S5接通，执行最后的减法。另外，在时刻t54，开关S5断开，开关S4接通，并且开关S6接通，DAC电容C2的电荷复位。在时刻t55，开关S6断开，并且开关S10以及S15接通。由此，与时刻t53为止的A/D转换的残差相当的积分电容C1中所残存的电荷全部向DAC电容C2传送，进行A/D转换的残差的放大。
在第3实施方式的时刻t48，在最后的减法的同时执行A/D转换的残差的放大，但是在本实施方式中，使用减法中所使用的DAC电容C2执行残差的放大，因此在时刻t54结束最后的减法周期之后，将DAC电容C2的电荷复位，然后在时刻t55之后开始残差的放大。在时刻t55～时刻t56的期间，放大的A/D转换的残差被传送到副ADC 50。所传送的残差在时刻t55之后被副ADC 50进行A/D转换。从量化器20的输出Mout以及副ADC 50的输出Lout获得具有8位的分辨率的最终的A/D转换结果Dout＝76的动作与第3实施方式相同，因此省略详细的说明。
在时刻t56，开关S10以及S15断开，并且开关S6接通。另外，保持开关S3断开的状态地接通开关S1以及开关S2，从而与时刻t52以前同样地，使用积分电容C1开始下一个A/D转换所涉及的采样。
时刻t57之后为下一个A/D转换所涉及的量化器20的高位位的A/D转换的期间，A/D转换器400的动作与时刻t52至时刻t56的期间相同。时刻t55～时刻t59的期间，副ADC 50不被使用于时刻t56之后执行的下一个A/D转换。即，在时刻t56至时刻t59的期间，并行地执行前一个A/D转换所涉及的低位位的A/D转换、和下一个A/D转换所涉及的输入信号Vin的采样以及高位位的A/D转换。
接下来，对本实施方式中的A/D转换器400的效果进行说明。
本实施方式中的A/D转换器400具备承担低位位的A/D转换的副ADC 50。因此，与第3实施方式同样，能够减少量化器20进行高位位的A/D转换所需的周期数。
另外，本实施方式中的A/D转换器400在A/D转换的残差向副ADC 50的传送结束的时刻，与第3实施方式同样，能够与副ADC50的低位位的A/D转换并行地进行下一个A/D转换所涉及的采样以及高位位的A/D转换。因此，能够提高A/D转换的效率。
另外，本实施方式的DAC电容C2构成为兼备第3实施方式中的放大电容C3的功能。因此，能够减少所需的电容元件的数量，并且不会产生DAC电容C2与放大电容C3的电容值的相对精度所引起的A/D转换的非线性误差。
(其他实施方式)
以上说明了本公开的优选实施方式，但本公开不受上述实施方式的任何限制，在不脱离本公开主旨的范围内，可以进行各种变形来实施。
在上述各实施方式以及各变形例中，以4位或8位那种规定的位数的A/D转换为例进行了说明，但A/D转换器100～400能够应用于任意的位数。
另外，在上述各实施方式以及各变形例中，例示了以在输入信号Vin的采样的期间将DAC电容C2或放大电容C3复位的方式使各开关动作的构成，但各开关的动作在不脱离本发明的主旨的范围内可以任意设计。
在上述各实施方式中，为了简化，说明了使用单端的运算放大器11作为放大器的例子，但还能够取代单端的运算放大器，使用差动的运算放大器来构成A/D转换器100～400。
以上，例示了本公开的A/D转换器的实施方式、构成、形态，但本公开的实施方式、构成、形态并不限定于上述各实施方式、各构成、各形态。例如，将不同的实施方式、构成、形态中所公开的技术部分进行适当组合而得到的实施方式、构成、形态也包含在本公开的实施方式、构成、形态的范围内。