模拟数字转换器的制作方法

本发明的实施例涉及一种模拟数字转换工艺，且特别是有关于一种模拟数字转换器。

背景技术

模拟数字转换器(analog-to-digitalconverter，adc或a/d)被用于各种应用中，以便将所检测到的模拟信号转换成数字信号。存在各种模拟数字转换器架构，例如管线式(pipelined)、快闪(flash)、西格玛-德耳塔(σ-δ)、逐次逼近寄存器(successiveapproximationregister，sar)等。

举例来说，快闪模拟数字转换器使用线性电压梯(linearvoltageladder)，线性电压梯在其每一“梯级(rung)”处具有比较器以将输入电压与逐次参考电压进行比较。参考梯(referenceladder)由电阻网络构建而成，且来自比较器的输出提供数字值。因此，为进行n位转换，快闪模拟数字转换器需要2^n个比较器，此可导致对于一些应用来说模拟数字转换器尺寸太大且消耗太多的电力。

技术实现要素：

根据本发明的实施例，提供一种模拟数字转换器，模拟数字转换器包括模拟电压输入端子及启动端子。模拟电压采样器具有连接到输入端子的能量存储装置。模拟电压采样器被配置成基于在模拟电压输入端子处接收的模拟输入电压进行充电，且响应于在启动端子处接收的启动信号进行放电。模拟电压采样器进一步被配置成响应于能量存储装置放电到预定参考电平而输出停止信号。计时器被配置成接收启动信号及停止信号，确定在接收到启动信号与接收到停止信号之间经过的时间，并基于所确定的经过的时间来输出表示模拟输入电压的数字值。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是根据一些实施例说明模拟数字转换器(“adc”)系统的一些方面的方块图。

图2是根据一些实施例说明示例性adc模拟电压采样器的一些方面的电路图。

图3是根据一些实施例说明示例性比较器的一些方面的电路图。

图4是根据一些实施例说明示例性adc计时器的一些方面的方块图。

图5是根据一些实施例说明示例性振荡器的一些方面的电路图。

图6是根据一些实施例说明示例性adc计数器及锁存器的一些方面的电路图。

图7是根据一些实施例说明示例性adc计数器及锁存器的又一些方面的电路图。

图8是根据一些实施例说明adc方法的实例的步骤流程图。

图9是根据一些实施例说明示例性交织(interleaved)adc系统的一些方面的电路图。

图10是根据一些实施例说明adc校准方法的实例的步骤流程图。

图11是根据一些实施例说明adc校准方法的另一实例的步骤流程图。

附图标号说明

10：模拟电压采样器；

12：输入端子；

14：启动端子；

14/start14：启动信号；

16：数字值；

18/stop18：停止信号；

20：计时器；

100：模拟数字转换器；

110：电容性元件；

112：开关；

114：恒流源/电流源；

116：比较器；

117：反相器；

120：第一输入；

122：第二输入；

124a：pmos晶体管/pmos装置；

124b：pmos晶体管/pmos装置；

126a：nmos晶体管/nmos装置；

126b：nmos晶体管/nmos装置；

128a：输出；

130：振荡器；

132：计数器；

134：锁存器；

136：计数值；

138、138a、138b：数字输出；

140/clk140：时钟信号；

140a、140b：：振荡器输出的先前的位；

142：第一开关；

144：第二开关；

150：时间延迟元件；

152：反相器；

154：输出；

156：缓冲反相器；

160：反相器；

162、164：输入；

170：与非门；

172：反相器；

174/pluse174：计数器的输出脉冲；

180：反相器链；

182：反相器；

184：反馈回路；

186：反馈开关；

188：输出；

190：输出反相器；

192：锁存器开关；

200：模拟数字转换器系统；

210：采样及保持装置；

220：数字输出；

300：模拟数字转换器方法；

310、312、314、316、318：操作；

330：校准步骤；

332、334、336、338：操作；

350：校准步骤；

352、354、356、358、360：操作；

bitn-1、bitn、bitn+1：位；

v：电压；

i：电流；

vin：模拟输入电压；

vref：参考电压；

vmin：最小电压；

vmax：最大电压；

cmin：最小数字代码；

cmax：最大数字代码。

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及设置的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。此外，本公开内容可在各种实例中重复参考编号及/或字母。此种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、及“上部的(upper)”等空间相对性用语以便于阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

模拟数字转换器(“adc”或“a/d”)将模拟信号转换成数字信号。例如管线式、快闪、σ-δ、逐次逼近寄存器(“sar”)等典型adc设置对于某些应用来说太慢，且可能使用太多硅面积、消耗太多电力，且因此可能太昂贵。快闪adc使用在其每一“梯级(rung)”处具有比较器的电阻式线性电压梯(resistivelinearvoltageladder)。比较器被配置成将输入电压与多个逐次参考电压进行比较。因此，为进行n位转换，快闪adc需要2^n个比较器，从而产生大尺寸及高能耗的装置。例如，已知的adc设置可消耗约200mw并占据约0.5mm2的芯片空间，此对于某些应用来说太大。

许多应用需要将快速变化的模拟信号转换成数字。例如，某些射频通信、雷达、快速串行i/o，这些应用需要快速、高效且尺寸小的adc设置。

根据本文中所公开的实例，adc系统使用例如电容性元件等能量存储装置对模拟输入进行采样。恒流源使电容性元件放电。电容性元件充电到达的电压电平越高，所用的放电时间越长-放电时间与输入电压电平成比例。因此，测量放电时间并将所测量的时间转换成数字计数值会产生输入电压电平的数字表示。

图1是概念性地说明根据本公开内容的一些实施例的示例性adc系统100的实例的方块图。模拟电压采样器10经由输入端子12接收模拟输入电压vin。模拟电压采样器10包括能量存储装置，所述能量存储装置充电到输入电压vin电平。响应于经由启动端子14所接收的启动信号start14，模拟电压采样器10的能量存储装置放电。当能量存储装置放电到预定参考电平时，模拟电压采样器输出停止信号stop18。

计时器20也接收启动信号start14，并进一步从模拟电压采样器10接收停止信号stop18。计时器20确定在接收到启动信号start14与接收到停止信号stop18之间经过的时间。换句话说，计时器20确定模拟电压采样器10的能量存储装置放电到预定参考电平所需的时间。计时器20基于所确定的上述经过的时间来输出表示模拟输入电压vin的数字值16。

图2说明根据一些实施例的模拟电压采样器10的实例。在图2所示的实例中，能量存储装置包括电容性元件110，电容性元件110经由被启动信号start14激活的开关112而连接到输入端子12。因此，电容性元件110响应于启动信号start14接收模拟输入电压vin。电容性元件110进一步连接到放电端子，以使电容性元件110连接到恒流源114、以及比较器116的第一输入120。参考电压vref连接到比较器116的第二输入122。比较器116输出停止信号stop18。

因此，在所说明的实例中，当启动信号start14为低时，电容性元件110充电到vin电平。当启动信号start14为高时，电容性元件110通过电流源114以恒定速率放电。当电容性元件110达到或变得低于参考电压vref时，比较器116的输出、或停止信号stop18变高。启动信号start14变高与停止信号stop18变高之间经过的时间反映模拟输入电压vin。

在一些实施例中，比较器116由具有已知负载阈值的简单互补金属氧化物半导体(cmos)反相器结构实施，而不是由具有差分输入对(differentialinputpair)及相关联电路的传统比较器实施。此使得所得的模拟数字转换器尺寸甚至更小，从而进一步节约芯片空间。图3说明实施比较器116的反相器117的实例。图3所示的反相器117包括两个p沟道金属氧化物半导体(pmos)晶体管124a、124b、以及两个n沟道金属氧化物半导体(nmos)晶体管126a、126b。第一组pmos装置124a及nmos装置126a的栅极形成比较器116的第一输入120，且因此接收电容性元件110的放电电压。第一组pmos装置124a及nmos装置126a的输出128a连接到第二组pmos装置124b及nmos装置126b的栅极，第二组pmos装置124b及nmos装置126b的输出响应于第一输入120处的放电电压达到预定电平而提供停止信号stop18。可通过调整反相器117的逻辑开关阈值而有效地设定预定电压电平。举例来说，nmos装置126a的大小可进行调整以改变反相器117的n侧及p侧的相对长度，从而有效地调整参考电压(图2所示的vref)。

图4说明图1所示计时器20的额外方面。在图4所示的实例中，计时器20包括振荡器130、计数器132、以及锁存器134。振荡器130及计数器132的作用在于测量启动信号start14变高与停止信号stop18变高之间经过的时间；换句话说，电容性元件110的放电时间。因此，振荡器130连接到启动端子14以接收启动信号start14。

在所说明的实例中，当启动信号start14高时，振荡器130产生时钟信号clk140。在一些实施例中，振荡器130输出频率在数十ghz范围内(例如，为50ghz)的时钟信号clk140。如上所述，所述振荡器130在所接收的启动信号start14高时输出时钟信号clk140，并在启动信号start14低时暂停。因此，振荡器130响应于所接收的启动信号start14运行，此节省电力。在其他实施方式中，振荡器130连续运行。

计数器132从振荡器130接收时钟信号clk140。由振荡器130输出的每一时钟脉冲对计数器132进行递增，因此计数器132确定到接收到由模拟电压采样器10输出的停止信号stop18为止所经过的时间，并向锁存器134输出计数值136。响应于停止信号stop18，锁存器134对来自计数器132的输出进行锁存，并输出模拟输入电压vin的数字表示138。

图5说明图4所示示例性振荡器130的另一些方面。在一些实施例中，振荡器130包括环形振荡器，此会提供快速且尺寸小的元件。举例来说，所说明的示例性振荡器130以大于10ghz的频率运行。一般来说，环形振荡器是时间延迟振荡器，时间延迟振荡器包括位于振荡器的输出与输入之间的延迟元件。在图5中，时间延迟元件150包括多个串联连接的反相器152。在一些实施例中，采用三个或五个反相器152(反相器的数目是奇数)，且在所说明的实例中，五个反相器152构成时间延迟元件150。时间延迟元件150的输出154反馈回环形中的第一个反相器152，且也被缓冲反相器156接收，缓冲反相器156提供振荡器130的输出140。振荡器130的输出是模拟数字转换结果位0(bit0)。

在所说明的实例中，当启动信号start14为低时，第一开关142接通且振荡器130暂停，如上所述。响应于启动信号start14变高，第二开关144接通而第一开关142关断，且振荡器130工作以提供输出时钟信号clk140。

图6说明针对数字输出138的两个位的计数器132及锁存器134的实例。计数器132接收来自振荡器130的时钟信号clk140、以及启动信号start14。如上所述，时钟信号clk140的脉冲对计数器132进行递增，且计数器132的输出136被锁存器134接收。当停止信号stop18变高时，计数值136被锁存，从而产生数字输出138。当启动信号start14变低时，计数器132重置(reset)。

图7说明计数器132及锁存器134的实施方式的一些部分的实例。在图7中，说明了数字输出138a及138b的两个位(位bitn及位bitn+1)，其分别来源于从振荡器130所接收的相应的先前位140a、140b(位bitn-1及位bitn)。如先前所注意到，振荡器130提供在一些实例中大于10ghz的高频率时钟信号clk140，因此需要快速计数器。多个反相器160串联连接。在所说明的实例中，三个反相器160串联连接，但在其他实施例中，提供其他数目的反相器160(例如，五个反相器)。

反相器160组成的反相器链接收时钟信号clk140中的一个位，并连接到与非门170的一个输入162。与非门170的另一输入164直接连接到时钟信号clk140的这个位，且与非门170的输出被提供计数器输出脉冲pluse174的反相器172接收。

锁存器134的实例使用动态反转“(t)”触发器，其在图7中包括排列成具有反馈回路184的反相器链180的多个反相器182，反馈回路184是经由反馈开关186提供，反馈开关186被来自计数器132的前一位的脉冲输出pluse174操作。当计数器132的脉冲输出pluse174变高时，反馈开关186关闭，且反相器链180的输出188反馈回反相器链180的第一个反相器182。反相器链180的输出188还被输出反相器190接收，输出反相器190的输出经由锁存器开关192被提供到锁存反相器，锁存器开关192响应于停止信号stop18运行以提供数字输出138。因此，数字输出138被保持，直到再次发起启动信号start14以启动下一采样循环。

输出状态通过寄生电容被动态保持，因此保持相对短的时间。由于计数器以高频率运行，因此不需要使输出136状态保持长时间。因此，adc输出138的每一个位以简单且晶体管高效(transistor-efficient)的方式实施。

图8说明根据本公开内容的另一些方面的adc方法300。例如可使用本文中所公开的各种结构来实施图8所示的工艺。在操作310处，经由输入端子12接收模拟输入电压。在能量存储装置(例如，图2所示的电容性元件110)上对输入电压进行采样，且在操作312中，通过所接收的模拟输入电压对能量存储装置进行充电。在操作314中，响应于接收到启动信号start14，利用恒流源114对能量存储装置进行放电。在操作316处，例如利用振荡器及计数器(例如，振荡器130及计数器132)来确定放电时间。在操作316中所确定的放电时间反映模拟输入电压，因此，在操作318中，输出与基于所确定的放电时间的模拟输入电压对应的数字值。

通过使本文中所公开的多个模拟数字转换器在时间上交织，可进一步增加模拟数字转换速度。换句话说，在并行运行的多个模拟数字转换器中对模拟输入电压进行分布及采样。因此，对于n个模拟数字转换器并联连接、模拟输入电压分布到n个模拟数字转换器且偏移量为一个周期除以模拟数字转换器的数目n的情形来说，所得的模拟数字转换速率是单独的模拟数字转换器的时钟频率乘以交织的模拟数字转换器的数目。每一模拟数字转换器在各自的时钟循环期间对模拟电压进行采样。因此，采样速率相比于单独的模拟数字转换器大大提高。

图9说明其中多个模拟数字转换器100并行排列的adc系统200的实例。多个对应的采样及保持装置210连接到模拟电压输入端子12以接收模拟输入电压vin并将模拟输入电压vin分布于模拟数字转换器100中。采样及保持装置210中的每一个以时钟频率fclk运行。因此，adc系统200的整体转换速度是fclk乘以交织的模拟数字转换器100的数目。对各模拟数字转换器100的数字输出138进行组合以得到最终输出220。举例来说，以时间交织方式输出各个数字输出138，以使得各数字输出138馈入相继的输出，从而产生最终的数字输出220。

各个模拟数字转换器之间的偏差(例如，偏移及/或增益误差)可导致产生降低交织的模拟数字转换器的整体性能的噪声。在运行交织的adc系统200时，本文中所公开的示例性adc系统包括用于对例如增益及偏移等因素进行校准以避免此种噪声的程序。一般来说，本文中所公开的用于对模拟数字转换器(例如，模拟数字转换器100)进行校准的方法包括：对模拟数字转换器的输入端子施加已知的模拟输入电压。确定由模拟数字转换器输出的对应的数字值，并确定已知的模拟输入电压与对应的输出数字值之间的差。参照图2，预定参考值112及电流源114可响应于所确定的差来调整，以分别调整系统偏移及增益。

在一些示例性工艺中，首先调整偏移，然后调整增益。图10说明校准步骤330的实例。一般来说，可通过调整vref值来对偏移进行校准。如以上所注意到，对于其中比较器116利用图3所示的反相器117来实施的实施例来说，通过调整反相器117的逻辑开关阈值来有效地改变vref值。在操作332处，施加与电压范围的下端对应的已知的最小电压vmin。vmin电平可以是例如0伏特。所得的数字输出因此应该是0。在操作334中，观察对应的数字输出、或数字代码cmin，且在操作336中，确定所观察到的数字代码cmin与预期代码之间的差。如果所观察到的数字代码cmin不同于预期代码(即，0)，那么如在操作338中所表示，通过改变vref值来调整偏移，直到模拟数字转换器输出针对输入电压vmin的正确代码cmin。调整vref值会改变偏移，但不影响模拟数字转换器100的增益。

在一些实施例中，接下来调整模拟数字转换器增益。图11说明用于调整模拟数字转换器100的增益的校准步骤350的实例。可通过调整放电电流值i而对增益进行校准。在操作352处，对模拟数字转换器100施加与输入范围的上端对应的已知的最大电压信号vmax，模拟数字转换器100输出对应的最大数字输出、或数字代码cmax。在操作354处，确定对应的输出代码cmax，且在操作356中，确定最大输出代码cmax与最小输出代码cmin之间的差。在操作358中，通过将cmax与cmin之间的差(输出代码范围)与vmax与vmin之间的差(输入电压范围)进行比较，确定增益(每伏特代码)。通过调整电流(操作360)，可增大或减小模拟数字转换器的增益，直到所述增益达到预期值。放电电流i越高，电容性元件110放电越快，从而使得数字增益越小。如果电流变低，那么电容性元件放电变慢，从而使得增益变高，因为电容性元件110针对vmax输入电压放电所需的时间变长。换句话说，电容性元件放电时间越长，针对同一输入电压产生的数字计数值越多。

因此，本文中所公开的各种实施例提供一种致密、快速、且低电力的adc系统。举例来说，一个adc实施方式采用以337.5兆次采样/秒(ms/s)运行的64个交织的模拟数字转换器100，从而产生28吉次采样/秒(gs/s)。

因此，所公开的实施例包括模拟数字转换器，模拟数字转换器包括模拟电压输入端子及启动端子。模拟电压采样器具有连接到输入端子的能量存储装置，例如电容性元件。模拟电压采样器被配置成基于在模拟电压输入端子处接收的模拟输入电压进行充电，且响应于在启动端子处接收的第一信号(如启动信号)进行放电。模拟电压采样器进一步被配置成响应于能量存储装置放电到预定参考电平而输出第二信号(如停止信号)。计时器被配置成接收第一信号及第二信号，确定在接收到第一信号与接收到第二信号之间经过的时间，并基于所确定的经过的时间来输出表示模拟输入电压的数字值。

在根据一个实施例中所述的模拟数字转换器，上述的能量存储装置包括电容性元件，电容性元件被连接成接收模拟输入电压并充电到基于所接收的模拟输入电压的电平。

在根据一个实施例中所述的模拟数字转换器，进一步包括放电端子，放电端子被配置成响应于第一信号而接收恒流源以对电容性元件进行放电。

在根据一个实施例中所述的模拟数字转换器，上述的模拟电压采样器包括比较器，比较器具有第一输入端子及第二输入端子，第一输入端子被配置成从电容性元件接收放电电压，第二输入端子被配置成接收参考电压，比较器被配置成响应于放电电压达到参考电压而输出第二信号。

在根据一个实施例中所述的模拟数字转换器，进一步包括振荡器，振荡器被配置成响应于接收到第一信号而输出时钟信号。

在根据一个实施例中所述的模拟数字转换器，上述的振荡器包括串联连接的多个反相器。

在根据一个实施例中所述的模拟数字转换器，上述的计时器包括计数器，计数器被配置成从振荡器接收时钟信号，且其中时钟信号对计数器进行递增直到输出第二信号为止。

在根据一个实施例中所述的模拟数字转换器，进一步包括并联连接的多个上述的模拟数字转换器。多个采样及保持装置，与上述的多个模拟数字转换器对应，多个采样及保持装置连接到模拟输入电压端子且被配置成将所接收的模拟输入电压分布于上述的多个模拟数字转换器中。

在根据一个实施例中所述的模拟数字转换器，上述的比较器包括反相器。

根据另一些公开的实施例，一种模拟数字转换方法包括：接收模拟输入电压，以及通过模拟输入电压对能量存储装置进行充电。然后，对能量存储装置进行放电，并确定对能量存储装置进行放电所需的放电时间。将所确定的放电时间转换成数字电压值，输出数字值以提供模拟输入电压的数字表示。

在根据一个实施例中所述的方法，上述的能量存储装置是响应于接收到第一信号而放电，且其中方法进一步包括响应于能量存储装置放电到预定电平而输出第二信号。

在根据一个实施例中所述的方法，上述的确定放电时间包括确定在接收到第一信号与输出第二信号之间经过的时间。

在根据一个实施例中所述的方法，上述的确定放电时间包括响应于接收到第一信号而启动振荡器，其中振荡器输出时钟信号。

在根据一个实施例中所述的方法，上述的确定放电时间包括将时钟信号输出到计数器，且其中时钟信号对计数器进行递增直到输出第二信号为止。

在根据一个实施例中所述的方法，上述对能量存储装置进行充电包括以模拟输入电压对电容性元件进行充电，且其中对能量存储装置进行放电包括以恒流源对电容性元件进行放电。

在根据一个实施例中所述的方法，上述的确定放电时间包括将能量存储装置的电压电平与参考电压进行比较。

在根据一个实施例中所述的方法，进一步包括将模拟输入电压分布于多个能量存储装置中。

根据又一些所公开的实施例，一种对模拟数字转换器进行校准的方法包括：对模拟数字转换器的输入端子施加已知的最小模拟输入电压。模拟数字转换器包括：模拟电压采样器，包括电容性元件，电容性元件被连接成接收所输入的模拟输入电压并基于模拟输入电压进行充电。电流源选择性地(例如响应于接收到启动信号)对电容性元件进行放电。计时器被配置成确定电容性元件放电到预定电压电平的放电时间，并基于所确定的放电时间来输出表示模拟输入电压的数字代码。校准方法进一步包括确定由模拟数字转换器输出的与已知的最小模拟输入电压对应的最小数字代码，以及确定由模拟数字转换器输出的最小数字代码与预期最小数字代码之间的差。响应于所确定的差来调整预定参考值。

在根据一个实施例中所述的方法，进一步包括确定输出代码范围，确定输入电压范围，将输出代码范围与输入电压范围进行比较，以及响应于比较来调整电流源。

在根据一个实施例中所述的方法，进一步包括对模拟数字转换器的输入端子施加已知的最大模拟输入电压，以及确定由模拟数字转换器输出的与已知的最大模拟输入电压对应的最大数字代码，其中确定输出代码范围包括确定最大数字代码与最小数字代码之间的差，以及其中确定输入电压范围包括确定最大输入电压与最小输入电压之间的差。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。