本发明涉及音频信号处理领域、尤其是DSD音频信号的处理。
背景技术：
脉冲编码调制技术(pulse code modulation,PCM)是目前最为常见的一种音频编码格式，但是PCM这种编码方式存在有巨大的瓶颈，即量化噪声是平均分布在全部频段上的，就算继续提高采样频率也很难减少其基带内的量化噪声。因此为了改善这种音频编码格式，获得更高的音频质量，索尼和飞利浦公司与1996年共同提出了全新的音频编码格式，即直接比特流数字(Direct Stream Digital,DSD)格式,所谓DSD音频信号是将模拟音频信号经过过采样(2.8224MHz)和Sigma-Delta调制形成的单比特(0/1)信号，从其频谱上可以看出，当信号频率大于20kHz时，其噪声已经开始逐渐增大。对于人耳而言，无法听见频率大于20kHz的声音，后端模拟电路的设计可以相对简单点。但是对于后端模拟电路而言，20kHz以上的噪声如果过大容易造成放大器的自激或饱和。目前现有的DSD信号由于采样率较低，近端噪声较大，采用现有的芯片AKM4490对DSD信号进行直解，效果并不理想。因此需要对DSD信号升频，从而降低其近端噪声。
目前现有的解决方案如图1所示。输入的单比特DSD信号，先通过数字抽取模块，将信号的采样频率从2.8224MHz降低至44.1kHz，并将其转换为PCM信号。再经过数字内插模块将采样频率提高到5.6448MHz，最后经过Sigma-Delta调制模块后，将多比特DSD信号重新转换为单比特DSD信号。该结构存在两个个重要的缺点，第一由于采用了64倍的抽取和128倍的内插，将会导致信号基带内混入噪声，从而降低信号在基带内(0～20kHz)的精度。第二整个处理过程过于复杂且硬件资源消耗较多。
技术实现要素：
为了解决DSD信号的近端噪声过大导致的后端模拟电路的放大器的自激或饱和的问题，以及简化现有的DSD信号的数字升频算法，发明了一种无损的DSD信号的数字升频算法。
本发明为解决上述技术问题采用以下技术方案：
一种无损的DSD信号数字升频算法，包含以下步骤：
步骤1：将单比特DSD信号转换为多比特DSD信号，并对其进行低通滤波；
步骤2：将滤波后的多比特DSD信号进行数字内插升频；
步骤3：将升频后的多比特DSD信号通过Sigma-Delta调制，重新恢复为单比特DSD信号。
步骤1具体为：采用FIR数字低通滤波模块将输入的单比特DSD信号转换为多比特DSD信号，并滤除部分带外(信号频率大于20kHz)噪声。
步骤2具体为：数字内插主要包含了数字插零和数字滤波。数字插零实现了每两个数字信号插入一个零，并通过数字滤波器将频率大于π/2的镜像成分滤除，从而实现了两倍的数字升频。并且通过多次的数字内插实现四倍甚至八倍的数字升频。
本发明的有益效果是：由于本发明是先将单比特DSD信号通过数字滤波转换为多比特DSD信号，再进行数字内插升频，最后通过Sigma-Delta调制，将多比特DSD信号重新恢复为单比特DSD信号。整个处理过程相较于现有的DSD信号的升频算法更加的简洁有效。另外，由于本发明没有数字抽取模块，因此在数字内插模块只需实现两倍、四倍等倍数较低的数字升频。因此与现有的DSD的升频算法相比，本发明能够实现无损的DSD信号数字升频。
附图说明
图1是现有技术的DSD信号的数字升频算法的结构图；
图2是本发明的一种无损的DSD信号的数字升频算法的结构图；
图3是本发明的一种无损的DSD信号的数字升频算法的FIR滤波器的幅频响应；
图4是本发明的一种无损的DSD信号的数字升频算法的FIR滤波器的不同量化效应；
图5是本发明的一种无损的DSD信号的数字升频算法的半带滤波器的幅频响应；
图6是本发明的一种无损的DSD信号的数字升频算法的半带滤波器的不同量化效应；
图7是本发明的一种无损的DSD信号的数字升频算法的SDM模块的结构图；
图8是本发明的一种无损的DSD信号的数字升频算法的升频后的DSD信号频谱与未升频的DSD信号频谱对比。
图9是本发明的一种无损的DSD信号的数字升频算法的升频后的DSD信号频谱与未升频的DSD信号频谱对比在20kHz～120kHz的放大。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
参照图2，一种无损的DSD信号的数字升频算法，其包含了以下步骤：
步骤1：将单比特DSD信号转换为多比特DSD信号，并对其进行低通滤波；
步骤2：将滤波后的多比特DSD信号进行数字内插升频；
步骤3：将升频后的多比特DSD信号通过Sigma-Delta调制，重新恢复为单比特DSD信号。
步骤1具体为：采用FIR数字低通滤波模块将输入的单比特DSD信号转换为多比特DSD信号，并滤除部分带外(信号频率大于20kHz)噪声。
步骤2具体为：数字内插主要包含了数字插零和数字滤波。数字插零实现了每两个数字信号插入一个零，并通过数字滤波器将频率大于π/2的镜像成分滤除，从而实现了两倍的数字升频。并且通过多次的数字内插实现四倍甚至八倍的数字升频。
下面通过一个具体实例来对本发明实施过程进行详细描述。该实例主要完成了DSD信号的两倍升频，主要包含3个模块，分别是FIR数字低通滤波模块，数字内插模块和Sigma-Delta调制模块。以下是对这3个模块的详细设计说明以及对该实例测试结果的分析。
FIR数字低通滤波模块的设计。由于DSD信号带宽为20kHz，因此可以考虑将滤波器通带宽度设置在20kHz附近。由于在将多比特DSD信号恢复成单比特信号时只会对量化噪声进行成型，因此多比特DSD信号中带外的噪声也会被当作信号来处理，因此滤波器设计时要考虑到带外衰减要尽量大。最终，确定滤波器的通带波动为0.1dB，阻带衰减为80dB，远端衰减大于100dB，通带截止频率为40kHz，滤波器阶数为709阶，其幅频响应如图3所示。考虑到FPGA只能处理定点数，因此需要对滤波器系数进行量化处理，如图4所示是其不同量化对其幅频响应的影响。
数字内插模块的设计。数字内插模块中主要完成了数字插零和数字滤波。数字滤波器采用了半带滤波器，其设计参数为：采样频率5.6448MHz,通带截至频率为20KHz,通带衰减为0.001dB，最终设计出来的半带滤波器的阶数为14，其幅频响应如图5所示。如图6所示是其不同量化对其幅频响应的影响。
Sigma-Delta调制模块的设计。在本设计中采用了五阶单环Sigma-Delta调制模块，其结构如图7所示。该Sigma-Delta调制模块主要由各个结构系数、积分器和量化器所组成。通过不断的仿真测试得到如下的具体结构系数，在FPGA的实现中，积分器在实际的硬件电路中可以将其等效为一个加法器和一个D触发器。
在图8中可以得到，升频后的DSD信号的功率谱与原DSD信号的功率谱在基带内(0～20kHz)基本保持一致，这表明信号在基带内的精度没有损失，并且升频后的DSD信号的近端(20～60kHz)噪声功率明显低于原DSD信号的，对于频率大于60kHz的噪声将会被后端的模拟低通滤波器滤除，因此不用考虑。并且从图9中还可以得到，原DSD信号的噪声是从22kHz起明显增大的，而经过两倍升频后的DSD信号的噪声是从40kHz起明显增大的，因此如果将信号的采样频率进一步提高，噪声也就会进一步外推，近端噪声也会进一步降低。