本申请要求于2017年5月24日向韩国知识产权局提交的申请号为10-2017-0063919的韩国专利申请的优先权，其全部公开通过引用并入本文。本公开的各个实施例总体涉及一种电子装置，且更特别地，涉及一种用于半导体装置的输出驱动电路，包括该输出驱动电路的半导体装置以及包括该半导体装置的各种电子装置。
背景技术：
在最近的芯片中，广泛使用了需要低电源电压和高速操作的高速接口集成处理器(ip)。因此，广泛使用了具有用于1.8v操作的中栅氧化层(gateoxide)的cmosfet或具有用于0.9v操作的薄栅氧化层的cmosfet，而非具有用于3.3v操作的厚栅氧化层的cmosfet。然而，当施加3.3v的电压时，使用具有用于1.8v操作的中栅氧化层或用于0.9v操作的薄栅氧化层的cmosfet制造的io电路可能无法正常工作。因此，用于半导体装置的输入/输出(io)电路可能仍然需要支持需要3.3v接口电压的应用电路。技术实现要素：本公开的各个实施例涉及一种用于半导体装置的输出驱动电路，其表现出增强的可靠性并且可以在更大的电压范围下有效地操作。本公开的第一方面涉及一种用于半导体装置的改进的输出驱动电路。输出驱动电路可包括下拉驱动器、输入/输出(io)控制逻辑、栅极控制逻辑和反相器。下拉驱动器可包括第一、第二和第三晶体管。晶体管可顺序地串联联接在焊盘(pad)和接地节点之间。io控制逻辑可被配置成接收时钟信号和使能信号，并且将第一控制信号传输到第三晶体管。栅极控制逻辑可被配置成接收焊盘的电压并将反馈电压输出到第一晶体管的栅电极。反相器可被配置成将使能信号反相并将反相的使能信号传输到栅极控制逻辑。输出驱动电路表现出提高的可靠性。在实施例中，输出驱动电路可进一步包括联接在焊盘和栅极控制逻辑之间的内部电阻器。在实施例中，焊盘的电压可以是具有1.5v或更大的值的高电压。在实施例中，焊盘的电压可以是具有大约1.8v或更大的值的高电压。在实施例中，焊盘的电压可以是具有大约1.8v至大约3.3v的值的高电压。在实施例中，包括在下拉驱动器中的第一、第二和第三晶体管可以是nmos晶体管。在实施例中，第一电源电压可被施加到第二晶体管的栅电极。在实施例中，栅极控制逻辑可包括顺序地串联联接在焊盘的电压与第一电源电压之间的第一、第二和第三pmos晶体管，第一电源电压可被施加到第一pmos晶体管的栅电极，焊盘的电压可被施加到第二pmos晶体管的栅电极，反相的使能信号可被施加到第三pmos晶体管的栅电极，并且第一、第二和第三pmos晶体管的体材料区域(bulkregion)的电压可作为反馈电压被输出。在实施例中，第一pmos晶体管可具有电联接到第一pmos晶体管的体材料区域的源电极。在实施例中，栅极控制逻辑可进一步包括联接在第一电源电压和体材料区域之间的第四pmos晶体管，并且焊盘的电压可被施加到第四pmos晶体管的栅电极。在实施例中，第四pmos晶体管可具有电联接到第四pmos晶体管的体材料区域的源电极。在实施例中，栅极控制逻辑可进一步包括顺序地串联联接在体材料区域和第一电源电压之间的第四nmos晶体管和第五pmos晶体管，第一电源电压可被施加到第四nmos晶体管的栅电极，第二控制信号可被施加到第五pmos晶体管的栅电极。本公开的第二方面涉及一种具有输出驱动电路的改进的半导体装置。输出驱动电路可包括下拉驱动器、输入/输出(io)控制逻辑、栅极控制逻辑和反相器。下拉驱动器可包括第一、第二和第三晶体管。晶体管可顺序地串联联接在焊盘和接地节点之间。io控制逻辑可被配置成接收时钟信号和使能信号，并且将第一控制信号传输到第三晶体管。栅极控制逻辑可被配置成接收焊盘的电压并将反馈电压输出到第一晶体管的栅电极。反相器可被配置成将使能信号反相并将反相的使能信号传输到栅极控制逻辑。半导体装置表现出提高的可靠性。在实施例中，输出驱动电路可进一步包括联接在焊盘和栅极控制逻辑之间的内部电阻器。在实施例中，焊盘的电压可以是具有1.5v或更大的值的高电压。在实施例中，包括在下拉驱动器中的第一、第二和第三晶体管可以是nmos晶体管。在实施例中，第一电源电压可被施加到第二晶体管的栅电极。在实施例中，栅极控制逻辑可包括顺序地串联联接在焊盘的电压与第一电源电压之间的第一、第二和第三pmos晶体管，第一电源电压可被施加到第一pmos晶体管的栅电极，焊盘的电压可被施加到第二pmos晶体管的栅电极，反相的使能信号可被施加到第三pmos晶体管的栅电极，并且第一、第二和第三pmos晶体管的体材料区域的电压可作为反馈电压被输出。从下面参照附图的详细描述，本发明的这些和其它特征与优点对于本发明所属领域技术人员将变得显而易见。附图说明图1是解释中栅氧化层装置的操作条件的简图。图2是示出常规输出驱动电路的示例的电路图。图3是示出常规输出驱动电路的另一示例的电路图。图4a是图2所示的输出驱动电路的操作波形图。图4b是示出图4a所示的t1时段的放大波形图。图5a是图3所示的输出驱动电路的操作波形图。图5b是示出图5a所示的t2时段的放大波形图。图6是示出根据本公开的实施例的输出驱动电路的电路图。图7是示出图6所示的栅极控制逻辑的实施例的电路图。图8是示出图7所示的第一pmos晶体管的详细配置的简图。图9是示出图7所示的第二pmos晶体管的详细配置的简图。图10是示出图7所示的第三pmos晶体管的详细配置的简图。图11是示出图6所示的栅极控制逻辑的另一实施例的电路图。图12a是图6所示的输出驱动电路的示例性操作波形图。图12b是示出图12a所示的t3时段的放大波形图。图13是解释添加图11所示的第四pmos晶体管的效果的示例性波形图。图14是示出根据本公开另一实施例的输出驱动电路的电路图。图15是示出图14所示的栅极控制逻辑的实施例的电路图。图16是示出图14所示的栅极控制逻辑的另一实施例的电路图。图17是示出当施加外部高电压时图14所示的输出驱动电路的操作的波形图。具体实施方式参照附图描述本公开的实施例，以便详细地描述本公开，使得本公开所属
技术领域：
的普通技术人员可以容易地实施本公开。应当注意的是，在所有附图中使用相同的附图标记来表示相同或相似的元件。在本公开的以下描述中，将省略对被认为会使本公开的主旨模糊的已知功能和配置的详细描述。图1是解释中栅氧化层装置的操作条件的简图。为使中栅氧化层装置100稳定地操作，中栅氧化层装置100的栅极-源极电压vgs、栅极-漏极电压vgd和漏极-源极电压vds应当满足一定的可靠性条件。例如，如果中栅氧化层装置100是被设计成在1.8v下操作的装置，则当栅极-源极电压vgs、栅极-漏极电压vgd和漏极-源极电压vds小于1.8v的110％时，该装置的可靠性被保证。下表1总结了这种装置的可靠性条件。表1电压差可靠性条件vgdvgd≤1.98vvgsvgs≤1.98vvdsvds≤1.98v为了满足这些条件，可采用图2或图3所示的常规输出驱动电路。图2是示出示例性常规输出驱动电路的电路图。参照图2，输出驱动电路200可包括输入/输出(io)控制逻辑210，以及彼此串联联接的第一晶体管nma和第二晶体管nmb。第一晶体管nma联接在焊盘220和节点node0之间，第二晶体管nmb联接在节点node0和接地端之间。第一电源电压vddo被施加到第一晶体管nma的栅电极，从io控制逻辑210输出的栅极控制信号ng被施加到第二晶体管nmb的栅电极。进一步地，io控制逻辑210基于第一电源电压vddo和第二电源电压vdd来操作，并且被配置成接收使能信号enb和时钟信号clk并输出栅极控制信号ng。焊盘220通过外部电阻器r0230联接到外部高电压vddh。在图4a和图4b中示出了图2所示的输出驱动电路200的操作波形图。稍后将参照图4a和图4b详细描述图2所示的输出驱动电路200的操作。图3是示出另一示例性常规输出驱动电路的电路图。参照图3，输出驱动电路300包括输入/输出(io)控制逻辑310以及彼此串联联接的第一晶体管nm1、第二晶体管nm2和第三晶体管nm3。第一晶体管nm1联接在焊盘320和节点a之间，第二晶体管nm2联接在节点a和节点b之间，第三晶体管nm3联接在节点b和接地端之间。第一电源电压vddo被施加到第一晶体管nm1和第二晶体管nm2的栅电极，并且从io控制逻辑310输出的栅极控制信号ng被施加到第三晶体管nm3的栅电极。另一方面，io控制逻辑310基于第一电源电压vddo和第二电源电压vdd来操作，并且被配置成接收使能信号enb和时钟信号clk，然后输出栅极控制信号ng。焊盘320通过外部电阻器r0330联接到外部高电压vddh。图5a和图5b示出了输出驱动电路300的操作波形图。稍后将参照图5a和图5b详细描述图3所示的输出驱动电路300的操作。即使栅极-源极电压vgs、栅极-漏极电压vgd和漏极-源极电压vds处于以下时段中，即处于当使用厚栅氧化层装置(2.5v或3.3v装置)接口连接具有3.3v或5v的电压的信号时，因为氧化层的厚度较大而使可靠性劣化到一定程度的时段中，图2和图3所示的常规输出驱动电路200和300也保证装置的可靠性。然而，当在目前32或更小的纳米级(nm)工艺中，使用中栅氧化层装置(1.8v装置)驱动3.3v接口时，由于装置的氧化层厚度减小而难以满足可靠性条件。图4a是图2的输出驱动电路的操作波形图。图4b是示出图4a的t1时段的放大波形图。参照图4a，示出了焊盘220的电压pad和取决于焊盘电压pad的节点node0的电压node0。总体上，焊盘220的电压pad和节点node0的电压node0之间的差值保持在约2v或更小。因此，满足了第一晶体管nma的漏极-源极电压vds的条件。然而，随着焊盘220的电压pad快速下降，节点node0的电压node0也下降。在这种情况下，可能会发生其中不满足漏极-源极电压vds的可靠性条件的情况。参照图4b，图4a中由虚线表示的t1时段的波形图被放大并示出。如图4b所示，在其中焊盘220的电压pad和节点node0的电压node0下降的t1时段的d1时段(大约38ns)期间，焊盘220的电压pad与节点node0的电压node0之间的差值可能暂时为2.9v，这表示没有满足1.8v装置的漏极-源极电压vds的可靠性条件的情况。图5a是图3的输出驱动电路的操作波形图。图5b是图5a的t2时段的放大波形图。参照图5a，示出了焊盘320的电压pad以及取决于焊盘电压pad的节点a的电压nodea和节点b的电压nodeb。总体上，焊盘320的电压pad与节点a的电压nodea之间的差值或者焊盘320的电压pad与节点b的电压nodeb之间的差值保持在约2v或更小。因此，满足了第一晶体管nm1和第二晶体管nm2的漏极-源极电压vds条件。然而，随着焊盘320的电压pad快速下降，可能出现其中不满足第一晶体管nm1和第二晶体管nm2的漏极-源极电压vds的可靠性条件的情况。参照图5b，图5a中由虚线表示的t2时段的波形图被放大并示出。如图5b所示，在其中焊盘320的电压pad和节点a的电压nodea下降的t2时段的d2时段(约30ns)期间，焊盘320的电压pad与节点a的电压nodea之间的差值可能暂时为2.8v，这表示没有满足1.8v装置的漏极-源极电压vds的可靠性条件。因此，需要具有提高的可靠性的新输出驱动电路。图6是示出根据本公开的实施例的输出驱动电路的电路图。参照图6，根据本公开的实施例的输出驱动电路400可包括顺序地串联联接在焊盘420和接地节点之间的第一晶体管nm1、第二晶体管nm2和第三晶体管nm3，输入/输出(io)控制逻辑410，栅极控制逻辑450和反相器inv。io控制逻辑410可接收时钟信号clk和使能信号enb，并且可将第一控制信号ng传输到第三晶体管nm3。栅极控制逻辑450接收内部电阻器r1440的电压pad_r。进一步地，栅极控制逻辑450将反馈电压vfgb输出到第一晶体管nm1的栅电极。反相器inv将使能信号enb反相，并将反相的使能信号enb_in传输到栅极控制逻辑450。焊盘420通过外部电阻器r0430联接到外部高电压vddh。输出驱动电路400可进一步包括联接在焊盘420和栅极控制逻辑450之间的内部电阻器r1440。在示例性实施例中，内部电阻器r1440可被用作静电放电(esd)保护电阻器。输出驱动电路400的第一晶体管nm1、第二晶体管nm2和第三晶体管nm3可以是在1.8v下操作的装置的中栅氧化层装置。为提高可靠性，如图所示，晶体管nm1、nm2和nm3以三级共源共栅结构实施。进一步地，输出驱动电路400的第一晶体管nm1、第二晶体管nm2和第三晶体管nm3分别具有开漏输出结构，其中第一晶体管nm1的栅电极接收反馈电压vfgb，并且反馈电压vfgb的电压电平根据开漏输出的电平而变化。此处，第一电源电压vddo可以是1.8v，并且外部高电压vddh可以是3.3v。当输出被激活时，使能信号enb处于高状态。如果时钟信号clk处于高状态，则焊盘420响应于通过外部电阻器r0430联接的外部高电压vddh而转换到高状态。如果时钟信号clk处于低状态，则导通并操作开漏输出结构的nmos驱动器，使得焊盘420处于低状态。此处，以下将参照图7和图8详细描述栅极控制逻辑450的详细配置。图7是示出图6的栅极控制逻辑450的实施例的电路图。参照图7，示例性栅极控制逻辑450a包括顺序地串联联接在焊盘电压pad_r与第一电源电压vddo之间的第一pmos晶体管pm1、第二pmos晶体管pm2和第三pmos晶体管pm3。第一pmos晶体管pm1、第二pmos晶体管pm2和第三pmos晶体管pm3的共源共栅结构可配置反馈晶体管单元451a。第一pmos晶体管pm1的漏电极和第二pmos晶体管pm2的源电极联接到节点nd2。进一步地，第二pmos晶体管pm2的漏电极和第三pmos晶体管pm3的源电极联接到节点nd1。第一电源电压vddo被施加到第一pmos晶体管pm1的栅电极，焊盘电压pad_r被施加到第二pmos晶体管pm2的栅电极，以及反相的使能信号enb_in被施加到第三pmos晶体管pm3的栅电极。进一步地，第一pmos晶体管pm1、第二pmos晶体管pm2和第三pmos晶体管pm3的体材料区域联接到反馈电压vfgb。当时钟信号clk处于低状态时，焊盘电压pad_r转换到低状态，使得第二pmos晶体管pm2导通，因此第一电源电压vddo(即，1.8v)作为反馈电压vfgb被输出。因此，第一晶体管nm1保持导通。此处，因为第一pmos晶体管pm1的栅极电压是第一电源电压vddo，并且焊盘420处于低状态，所以第一pmos晶体管pm1被截止。因此，在从联接到第三pmos晶体管pm3的第一电源电压vddo到焊盘电压pad_r的方向上的电流通路被阻断。此后，当时钟信号clk转换为高状态时，在焊盘420的电压从0v改变为外部高电压vddh(即，3.3v)时，第一pmos晶体管pm1被导通，并因此在焊盘电压pad_r的电平大于第一电源电压vddo的电平和第一pmos晶体管的阈值电压vth_pm1的电平的时刻，反馈电压vfgb跟随焊盘420的电压电平。此处，反馈电压vfgb可从第一电源电压vddo增加到外部高电压vddh。与反馈电压vfgb的增加同时，当第二pmos晶体管pm2的栅极电压(即，焊盘电压pad_r)变得与反馈电压vfgb相同时，第二pmos晶体管pm2变成关闭。因此，从反馈电压vfgb的输出端子至联接到第三pmos晶体管pm3的第一电源电压vddo的电流通路被阻断，使得功耗可被减小，并因此可防止反馈电压vfgb下降。另外，节点nd1的电压为1.8v。因此，即使反馈电压vfgb增加到3.3v，第二pmos晶体管pm2的栅极-源极电压vgs、栅极-漏极电压vgd和漏极-源极电压vds之间的电压差可保持在1.98v或更低，从而可满足第二pmos晶体管pm2的可靠性条件。也就是说，因为即使时钟信号clk从低状态转换到高状态，即，即使焊盘420的电压从外部高电压vddh转换到0v，但是在开漏输出结构的特性中，焊盘420的电压与节点a的电压之间的差值可保持在1.98v或更低，所以根据本公开的实施例的输出驱动电路可提高装置的可靠性。在图12a和图12b中示出了根据图6和图7的实施例的输出驱动电路400的操作波形图，并且稍后将参照图12a和图12b详细描述其操作特性。图8是示出图7的第一pmos晶体管pm1的详细配置的简图。在图7中，第一pmos晶体管pm1的体材料区域被示出为联接到反馈电压vfgb。在图8中，详细示出了第一pmos晶体管pm1的结构。参照图8，n型阱(n-阱)461形成在p型衬底(p-衬底)460中。n型阱461可用作第一pmos晶体管pm1的体材料区域。进一步地，源极区域465和漏极区域463形成在n型阱461中。源极区域465和漏极区域463可形成为高浓度p+区域。源电极473和漏极电极471分别形成在源极区域465和漏极区域463上。进一步地，绝缘层481和栅电极483形成在n型阱461上。通过这种配置，实施了pmos晶体管。在n型阱461中另外形成高浓度n+区域467，并因此电联接到作为体材料区域的n型阱461被提供。体材料电极475形成在n+区域467上。参考第一pmos晶体管pm1的电极联接，源电极473联接到焊盘电压pad_r，漏电极471联接到反馈电压vfgb，并且栅电极483联接到第一电源电压vddo。进一步地，体材料电极475联接到反馈电压vfgb，因此可建立图7所示的第一pmos晶体管pm1的电联接关系。图9是示出图7的第二pmos晶体管pm2的详细配置的简图。在图7中，第二pmos晶体管pm2的体材料区域被示出为联接到反馈电压vfgb。在图9中，详细示出了第二pmos晶体管pm2的结构。参照图9，n型阱(n-阱)462形成在p型衬底(p-衬底)460中。n型阱462可用作第二pmos晶体管pm2的体材料区域。进一步地，源极区域466和漏极区域464形成在n型阱462中。源极区域466和漏极区域464可形成为高浓度p+区域。源电极474和漏电极472分别形成在源极区域466和漏极区域464上。进一步地，绝缘层482和栅电极484形成在n型阱462上。通过这种配置，实施了pmos晶体管。进一步地，在n型阱462中另外形成高浓度n+区域468，并且电联接到作为体材料区域的n型阱462被提供。体材料电极476形成在n+区域468上。参考第二pmos晶体管pm2的电极联接，源电极474联接到反馈电压vfgb，漏电极472联接到节点nd1，并且栅电极484联接到焊盘电压pad_r。进一步地，体材料电极476联接到反馈电压vfgb，因此可建立图7所示的第二pmos晶体管pm2的电联接关系。图10是示出图7的第三pmos晶体管pm3的详细配置的简图。在图7中，第三pmos晶体管pm3的体材料区域被示出为联接到反馈电压vfgb。在图10中，详细示出了第三pmos晶体管pm3的结构。参照图10，n型阱(n-阱)469形成在p型衬底(p-衬底)460中。n型阱469可用作第三pmos晶体管pm3的体材料区域。源极区域477和漏极区域470形成在n型阱469中。源极区域477和漏极区域470可形成为高浓度p+区域。源电极485和漏电极480可分别形成在源极区域477和漏极区域470上。进一步地，绝缘层487和栅电极489形成在n型阱469上。通过这种配置，实施了pmos晶体管。此外，在n型阱469中另外形成高浓度n+区域478，并因此电联接到作为体材料区域的n型阱469被提供。体材料电极486形成在n+区域478上。参考第三pmos晶体管pm3的电极联接，源电极485联接到节点nd1，漏电极480联接到第一电源电压vddo，并且栅电极489联接到反相的使能信号enb_in。此外，体材料电极486联接到反馈电压vfgb，因此可建立图7所示的第三pmos晶体管pm3的电联接关系。图11是示出图6的栅极控制逻辑450的实施例的电路图。图11中的栅极控制逻辑450b具有与图7的栅极控制逻辑450a完全相似的结构，并且与栅极控制逻辑450a的不同之处在于进一步包括第四pmos晶体管pm4。第四pmos晶体管pm4可构成电压稳定单元452b。也就是说，栅极控制逻辑450b包括反馈晶体管单元451b和电压稳定单元452b。稍后将参照图13描述通过进一步包括第四pmos晶体管pm4而获得的效果。图12a是图6的输出驱动电路400的操作波形图。图12b是示出图12a的t3时段的放大波形图。参照图12a，当时钟信号clk从低状态转换到高状态时，焊盘420的电压pad从外部高电压vddh变为0v。因此，反馈电压vfgb的电压电平从3.3v变为1.8v。也就是说，在焊盘420的偏压已被施加到第一晶体管nm1的栅极之后，栅极偏压切换到1.8v。因此，可通过在节点a的电压nodea增加“vddh-vth_nm1”的状态下逐渐降低反馈电压vfgb的电压电平，来最小化焊盘420的电压pad与节点a的电压nodea之间的差值。因此，满足了第一晶体管nm1的可靠性条件。图13是解释添加图11所示的第四pmos晶体管pm4，即电压稳定单元452b的效果的波形图。在图13中，依次示出了焊盘电压、不存在第四pmos晶体管pm4时的反馈电压vfgb以及存在第四pmos晶体管pm4时的反馈电压vfgb。当未添加第四pmos晶体管pm4时，反馈电压vfgb在区域a和区域b中是不稳定的。然而，当添加第四pmos晶体管pm4时，可以看出，反馈电压vfgb在区域c和区域d中是稳定的。图14是示出根据本公开的实施例的输出驱动电路的电路图。参照图14，根据本公开的实施例的输出驱动电路500可包括顺序地串联联接在焊盘520和接地节点之间的第一晶体管nm1、第二晶体管nm2和第三晶体管nm3，io控制逻辑510，栅极控制逻辑550和反相器inv。io控制逻辑510可接收时钟信号clk和使能信号enb，并且可将第一控制信号ng传输到第三晶体管nm3。栅极控制逻辑550接收内部电阻器r1540的电压pad_r。进一步地，栅极控制逻辑550将反馈电压vfgb输出到第一晶体管nm1的栅电极。反相器inv将使能信号enb反相，并将反相的使能信号enb_in传输到栅极控制逻辑550。进一步地，栅极控制逻辑550接收第二控制信号vsel。焊盘520通过外部电阻器r0530联接到外部高电压vddh。输出驱动电路500可进一步包括联接在焊盘520和栅极控制逻辑550之间的内部电阻器r1540。如上所述，内部电阻器r1540可被用作esd保护电阻器。图14的输出驱动电路500与图6的输出驱动电路400的不同之处在于，栅极控制逻辑550另外接收第二控制信号vsel。下面将参照图15描述根据第二控制信号的栅极控制逻辑550的详细配置和操作。图15是示出图14的栅极控制逻辑500的实施例的电路图。参照图15，示例性栅极控制逻辑550a包括顺序地串联联接在焊盘电压pad_r与第一电源电压vddo之间的第一pmos晶体管pm1、第二pmos晶体管pm2和第三pmos晶体管pm3。第一pmos晶体管pm1、第二pmos晶体管pm2和第三pmos晶体管pm3的共源共栅结构可构成反馈晶体管单元551a。首先，第一pmos晶体管pm1的漏电极和第二pmos晶体管pm2的源电极联接到节点nd2。进一步地，第二pmos晶体管pm2的漏电极和第三pmos晶体管pm3的源电极联接到节点nd1。此外，第一电源电压vddo被施加到第一pmos晶体管pm1的栅电极，焊盘电压pad_r被施加到第二pmos晶体管pm2的栅电极，并且反相的使能信号enb_in被施加到第三pmos晶体管pm3的栅电极。另外，第一pmos晶体管pm1、第二pmos晶体管pm2和第三pmos晶体管pm3的体材料区域的电压作为反馈电压vfgb被输出。另一方面，图15的栅极控制逻辑550a与图7的栅极控制逻辑450a的不同之处在于，进一步包括顺序地串联联接在反馈电压vfgb的输出端子和第一电源电压vddo之间的第四nmos晶体管nm4和第五pmos晶体管pm5。第四nmos晶体管nm4和第五pmos晶体管pm5可构成外部电压选择单元553a。第一电源电压vddo被施加到第四nmos晶体管nm4的栅电极，并且第二控制信号vsel被施加到第五pmos晶体管pm5的栅电极。由于另外的第四nmos晶体管nm4，即使当外部高电压vddh为1.8v时，所公开的开漏输出结构也可进行操作。进一步地，当外部高电压vddh为3.3v时，可通过使第四nmos晶体管nm4的漏极电压为“vddo-vth_nm4”(在这种情况下约为1.4v)而满足第四nmos晶体管nm4的可靠性条件。当外部高电压vddh为3.3v时，图15所示的栅极控制逻辑550a以与图7所示的栅极控制逻辑450a相同的方式操作。当外部高电压vddh为1.8v时，反馈电压vfgb的值保持在“vddo-vth_nm4”和1.8v之间(即，1.4v≤vfgb≤1.8v)。也就是说，可使用比外部电压选择单元553a更为灵活的开漏输出结构。图16是示出图14的栅极控制逻辑550的实施例的电路图。图16所示的栅极控制逻辑550b的配置与图15所示的栅极控制逻辑550a类似，并且包括反馈晶体管单元551b和外部电压选择单元553b。不同之处在于，图16的栅极控制逻辑550b进一步包括诸如图11所示的第四pmos晶体管pm4，即电压稳定单元552b。如上参照图13所述，添加了第四pmos晶体管pm4，并因此可形成更稳定的反馈电压vfgb。图17是示出当外部高电压vddh为1.8v时，图14的输出驱动电路500的操作的波形图。如图14和15所示，当实施输出驱动电路500时，即使当外部高电压vddh为1.8v时，也可适当地满足对应装置的可靠性条件。根据本技术，可提供具有提高的可靠性的输出驱动电路。本文已经公开了实施例的示例，并且尽管使用了特定的术语，但是它们仅以一般的和描述性的意义被使用和被解释，而不旨在限制的目的。在一些情况下，自本申请提交起，对于本领域普通技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。当前第1页12