本发明属于信号发生器领域，具体涉及一种基于相位补偿的精密数字延时同步方法。
背景技术：
在高功率“z-pinch”装置、“神龙”系列加速器等大型精密物理实验中，由于受到各分系统固有时延、信号传输线缆长度有微小的差异影响，造成多路触发信号存在延时，无法同步到达。而该类实验研究的一个重要特征是能量极短时间的汇聚与释放，这种汇聚与释放的过程往往要求分辨的时间间隔为纳秒（10-9s）甚至更短，这就要求对各分系统的动作时序进行精确的同步控制。
一般来说，实现延时方式分为专用和通用两大类。专用的延迟单元采用模拟器件实现，特点是延迟精度高，可以达到10ps级别，但是动态范围较小（小于50ns）；而通用数字延迟单元一般采用可编程逻辑器件实现，利用计数器可实现较大的延时动态范围，但缺点是受器件工作频率限制，精度较低（一般5ns）。同时，由于计数器是在外触发信号到来时开始计数，但外触发信号与本地时钟之间的相位关系是随机的，最大抖动值接近1个时钟周期，而计数延时输出与时钟的相位关系是确定的，使得延时输出与外触发信号存在较大抖动。
目前，关于精密延时同步方法有相关文献的报道。如《电子器件》2007年12月发表了题为《用于超短激光脉冲技术的高精度数字延时同步机的研究》，它是采用8253计数器+模拟内插方式实现延时同步的方法，延时精度1ns，输出脉冲抖动小于500ps。这种方法的关键是对外触发上升沿和时钟的相位进行电容的充电实现时幅转换，通过后端电压比较器产生延时输出信号，由于电容充电后会产生电能泄漏现象，因此外触发抖动较大，一般可以做到小于3ns，同时电路复杂，集成度不高。
cn201010552082.2的发明专利《一种基于时钟分相技术的精密数字延时同步机及延时方法》采用时钟周期进行n次分相的方法可以有效降低延时同步的触发误差，外触发抖动小于1ns，但延时精度受fpga器件工作频率限制，一般2.5ns。
技术实现要素：
本发明的目的是在现有技术的基础上，通过对外触发信号与本地时钟的相位进行测量并补偿，利用fpga的iodelay资源实现大动态范围、高精度延时同步输出，应用于需精确控制各路信号时序的多路系统中。
为了实现上述目的，本发明采用如下技术方案：
一种基于相位补偿的精密数字延时同步方法,所述方法在一片fpga中实现，利用基于fpga进位链的tdc测量外触发与本地时钟的相位关系，采用粗计数结合细延时，融合外触发与本地时钟的相位关系及预置延时参数进行计算，得到相应的粗计数值和细延时级数，利用fpga计数器实现大动态范围的粗延时，利用fpga的iodelay资源实现高精度的细延时，在外触发信号与本地时钟不同步的情况下，对其相位进行补偿，实现数字延时同步机外触发抖动小于100ps，延时精度100ps。。
在上述技术方案中，包括以下具体步骤：
步骤一：外触发信号到来时，通过fpga延迟链对外触发信号与时钟的相位进行测量，即得到时间差，在延时参数控制中将设置的延时参数减去该时间差则得到需要再延时的时间；
步骤二：将需要再延时的时间分解为粗延时量和细延时量；
步骤三：粗延时量通过fpga内部设计的计数器进行延；
步骤四：计数器输出的脉冲信号通过fpga内部iodelay资源进行细延时；
最终同步输出脉冲信号。
在上述技术方案中，所述步骤三中，延时步进为5ns，达到需要的延时时间后输出脉冲信号。
在上述技术方案中，所述步骤四中，延时步进为78ps。
在上述技术方案中，其fpga中电路构成包括基于进位链的tdc、延时参数控制单元和延时输出单元。
在上述技术方案中，所述tdc包括时间测量和编码电路两部分，所述时间测量将外触发信号引入到fpga的进位链上，每个进位链延迟单元后接一个寄存器。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
本发明在外触发信号与本地时钟不同步的情况下，对其相位进行补偿，有效降低了延时同步机的触发误差；利用iodelay资源进行细延时处理，大大地提高了延时分辨率。所有的tdc电路、计算控制电路及延时电路等都集成在一片fpga中，电路简单可靠，集成度高，功耗小。
附图说明
本发明将通过例子并参照附图的方式说明，其中：
图1基于相位补偿计数的精密延时同步方法的原理框图；
图2外触发信号、本地时钟及粗延时输出的相位关系；
图3粗延时结合细延时的原理框图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本发明的基于相位补偿技术的精密数字延时同步方法，对于数字延时同步机，直接计数延时的触发误差就是外触发信号与计数器时钟的相位差，其最大值等于计数器时钟的周期t。本发明在一片fpga中实现，基本思路是：利用基于fpga进位链的tdc测量外触发与本地时钟的相位关系；采用粗计数结合细延时的方案，融合外触发与本地时钟的相位关系及预置延时参数进行计算，得到相应的粗计数值和细延时级数，利用fpga计数器实现大动态范围的粗延时；利用fpga的iodelay资源实现高精度的细延时。
实施例一
如图1所示，电路主要包括基于进位链的tdc、延时参数控制单元和延时输出单元。tdc分为时间测量和编码电路两部分：时间测量就是将外触发信号引入到fpga的专用进位链上，每个进位链延迟单元由fpga的基本结构实现，每个延迟单元后接一个寄存器，可以保证在时钟沿到来时立即把当前的延迟值锁存输出；再经过后端的编码电路，可得到外触发信号和下一个时钟clk上升沿的时间间隔。延时参数控制单元融合外触发与本地时钟的相位关系及预置延时参数进行计算，得到相应的粗计数值和细延时级数。通过对延时输出单元进行设置，最终得到补偿后的延时输出
如图2所示是外触发信号、本地时钟及粗延时输出的相位关系。由于粗延时计数器是在有效触发信号到来时开始计数，但外触发信号与本地时钟之间的相位关系是随机的，外触发与时钟的最大抖动值接近1个时钟周期（δt1-δt2最大值接近时钟周期5ns），而粗延时输出与时钟的相位关系是确定的（δt），使得粗延时输出与外触发信号存在较大抖动。
如图3所示是粗延时结合细延时的原理框图，粗延时以200mhz的计数器为基本单元，实现步进为5ns、动态范围超过400ms（可根据具体需求扩充）的粗延时；细延时则是利用fpga的数字延时单元iodelay资源来实现，在200mhz时钟下，每个单元延时为78ps；三级iodelay共93个延时单元级联，细延时范围可覆盖5ns，通过选择从某个单元抽头输出，可实现对应的细延时。通过粗细延时结合的方法，可同时实现大动态范围与高精度延时步进。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。