一种抗单粒子效应的触发器的制作方法

本发明涉及集成电路设计与抗单粒子效应加固领域，特别涉及一种抗单粒子效应的触发器。

背景技术：

辐射环境给集成电路设计者带来了巨大的挑战。其中，触发器或者sram设计就需要考虑到由额外电子-空穴对累积产生的单粒子翻转(seus)。糟糕的是，这种现象在外太空、高海拔，甚至在地面上都曾被观测到。随着特征尺寸根据摩尔定律等比例缩小，芯片制备工艺在更高的密度、更快的速度和更低的功耗方面展现出了更好的性能。但与此同时，器件间距和节点电容明显减小，从而使得电路对seu的敏感性大大提高。电荷共享现象的不断增强也被认为是双互锁单元(dice)结构对seu越来越敏感的根本原因。

研究人员基于空间和/或时间冗余提出了一些双互锁（dice）结构的优化设计来增强其抗辐照能力。典型的空间冗余技术涉及三模冗余(tmr)和表决机制等。显然，这些技术的设计工作量较小。但是，它们在面积和功耗上的开销很大，并不适用于对面积和功率有限制的应用程序。

除了上述的电路加固(rhbd)技术，基于版图的加固策略也被开发和应用在dice结构上。pmos晶体管对seu敏感主要是由于在其n阱中存在寄生双极型晶体管。这在版图中可以通过增加阱接触、保护环或保护带稳定阱电势来缓解。此外，nmos晶体管易发生电荷扩散，而利用防护漏区、节点分离和交错可以减轻nmos晶体管的seu敏感性。这些技术应用于基于dice的锁存器上，减弱了电荷收集，降低了粒子打击产生的瞬态电流，表现出优异的抗单粒子翻转性能。

此外，还有一种新的dice版图加固方法-通过错误感知晶体管定位进行布局设计(leap)，被应用到dice结构中，因此被称为leap-dice。这种技术的原理是，多个漏端节点共同作用，完全或部分抵消电路中单粒子效应产生的总电荷，能呈现出优越的软错误恢复能力。

技术实现要素：

本发明的技术解决问题是：为克服现有技术的不足，提供了一种抗单粒子效应的dice主从型触发器版图设计，根据电脑仿真以及芯片实验结果，该发明抗单粒子翻转效果显著。

一种抗单粒子效应的触发器，采用双互锁（dice）单元作为触发器的主从锁存器，维持dice单元在各种工艺下的电路拓扑结构和晶体管尺寸，而在版图上对主从dice锁存器的晶体管进行加固排布，限制了辐照环境中高能粒子的入射角度，增大了主/从锁存器内敏感节点的物理距离。

主dice包括nmos晶体管mm1、pmos晶体管mm2、nmos晶体管mm3、pmos晶体管mm4，nmos晶体管mm5、pmos晶体管mm6、nmos晶体管mm7、pmos晶体管mm8，晶体管对应的漏极分别记为nm1、nm2、nm3、nm4、nm5、nm6、nm7、nm8；从锁存器的晶体管包括nmos晶体管ms1、pmos晶体管ms2、nmos晶体管ms3、pmos晶体管ms4、nmos晶体管ms5、pmos晶体管ms6、nmos晶体管ms7、pmos晶体管ms8，晶体管对应的漏极分别记为ns1、ns2、ns3、ns4、ns5、ns6、ns7、ns8；

在版图中，晶体管布局如下：上半部分按照从左到右的顺序，主锁存器的nmos晶体管mm5和晶体管mm7共源极接地，其漏端nm5和nm7分别位于左右两侧，从锁存器的pmos晶体管ms8和晶体管ms2共源极接电源，其漏端ns8和ns2分别位于左右两侧，主锁存器的nmos晶体管mm1和晶体管mm3共源极接地，其漏端nm1和nm3分别位于左右两侧，从锁存器的pmos晶体管ms4和ms6共源极接电源，其漏端ns4和ns6分别位于左右两侧；下半部分按照从左到右的顺序，从锁存器的nmos晶体管ms5和晶体管ms7共源极接地，其漏端ns5和ns7分别位于左右两侧，主锁存器的pmos晶体管mm8和晶体管mm2共源极接电源，其漏端nm8和nm2分别位于左右两侧，从锁存器的nmos晶体管ms1和晶体管ms3共源极接地，其漏端ns1和ns3分别位于左右两侧，主锁存器的pmos晶体管mm4和晶体管mm6共源极接电源，其漏端nm4和nm6分别位于左右两侧，各晶体管的栅极和漏极连接根据双互锁单元的设计进行连接。

作为优选方案，将nmos/pmos存储信息相同的漏端进行节点分离；nm1和nm5、nm3和nm7、nm2和nm6、nm4和nm8、ns1和ns5、ns3和ns7、ns2和ns6、ns4和ns8，这些晶体管漏端均被隔开，防止两位相同存储信息一同发生错误造成双互锁单元翻转。

作为优选方案，将信息存储不同的同nmos/pmos型晶体管的共源极相邻放置；mm5和mm7、mm1和mm3、mm2和mm8、mm4和mm6、ms5和ms7、ms1和ms3、ms2和ms8、ms4和ms6，在粒子入射影响时能利用双互锁设计本身的电路连接特性抑制单粒子翻转，使得敏感节点上由单粒子效应导致的额外电荷的影响能够部分甚至全部抵消。

作为优选方案，将主从锁存器的晶体管以上下两端均呈锯齿状的形式放置，将同步打击局限在狭窄的入射角度内，限制了主从锁存器多位存储节点同时被打中的情况，并且可见主/从锁存器内敏感节点的物理距离进一步增大，抗单粒子效应的效果更佳。

附图说明

图1为主锁存器的电路示意图；

图2为从锁存器的电路示意图；

图3为主从锁存器的版图示意图。

具体实施方式

下面将结合附图对本发明进行进一步说明。

如图3所示，一种抗单粒子效应的触发器，采用双互锁（dice）单元作为触发器的主从锁存器，维持dice单元在各种工艺下的电路拓扑结构和晶体管尺寸，而在版图上对主从dice锁存器的晶体管进行加固排布，限制了辐照环境中高能粒子的入射角度，增大了主/从锁存器内敏感节点的物理距离。

如图1所示，主dice包括nmos晶体管mm1、pmos晶体管mm2、nmos晶体管mm3、pmos晶体管mm4，nmos晶体管mm5、pmos晶体管mm6、nmos晶体管mm7、pmos晶体管mm8，晶体管对应的漏极分别记为nm1、nm2、nm3、nm4、nm5、nm6、nm7、nm8；如图2所示，从锁存器的晶体管包括nmos晶体管ms1、pmos晶体管ms2、nmos晶体管ms3、pmos晶体管ms4、nmos晶体管ms5、pmos晶体管ms6、nmos晶体管ms7、pmos晶体管ms8，晶体管对应的漏极分别记为ns1、ns2、ns3、ns4、ns5、ns6、ns7、ns8；

如图3所示，在版图中，晶体管布局如下：上半部分按照从左到右的顺序，主锁存器的nmos晶体管mm5和晶体管mm7共源极接地，其漏端nm5和nm7分别位于左右两侧，从锁存器的pmos晶体管ms8和晶体管ms2共源极接电源，其漏端ns8和ns2分别位于左右两侧，主锁存器的nmos晶体管mm1和晶体管mm3共源极接地，其漏端nm1和nm3分别位于左右两侧，从锁存器的pmos晶体管ms4和ms6共源极接电源，其漏端ns4和ns6分别位于左右两侧；下半部分按照从左到右的顺序，从锁存器的nmos晶体管ms5和晶体管ms7共源极接地，其漏端ns5和ns7分别位于左右两侧，主锁存器的pmos晶体管mm8和晶体管mm2共源极接电源，其漏端nm8和nm2分别位于左右两侧，从锁存器的nmos晶体管ms1和晶体管ms3共源极接地，其漏端ns1和ns3分别位于左右两侧，主锁存器的pmos晶体管mm4和晶体管mm6共源极接电源，其漏端nm4和nm6分别位于左右两侧，各晶体管的栅极和漏极连接根据双互锁单元的设计进行连接。

作为优选方案，将nmos/pmos存储信息相同的漏端进行节点分离；nm1和nm5、nm3和nm7、nm2和nm6、nm4和nm8、ns1和ns5、ns3和ns7、ns2和ns6、ns4和ns8，这些晶体管漏端均被隔开，防止两位相同存储信息一同发生错误造成双互锁单元翻转。

作为优选方案，将信息存储不同的同nmos/pmos型晶体管的共源极相邻放置；mm5和mm7、mm1和mm3、mm2和mm8、mm4和mm6、ms5和ms7、ms1和ms3、ms2和ms8、ms4和ms6，在粒子入射影响时能利用双互锁设计本身的电路连接特性抑制单粒子翻转，使得敏感节点上由单粒子效应导致的额外电荷的影响能够部分甚至全部抵消。

将主从锁存器的晶体管以上下两端均呈锯齿状的形式放置，将同步打击局限在狭窄的入射角度内，限制了主从锁存器多位存储节点同时被打中的情况，并且如图3可见主/从锁存器内敏感节点的物理距离进一步增大，抗单粒子效应的效果更佳。

如图1-图3所示，主锁存器的nm1和nm2、nm3和nm4、nm5和nm6、nm7和nm8分别存储高电平（a1节点）、低电平（b1节点）、高电平（c1节点）、低电平（d1节点），mm5受到粒子打击，nm5收集了电子使得电压c节点下降，导通mm8晶体管，使得d节点上升为高电平，而mm7因为版图放置距离mm5较近受到电荷共享一起受到粒子入射的影响，漏端nm7收集了电子，d节点的电压会下降，作用于dice单元，进一步增强了电路的抗单粒子翻转性能。