一种缓解SET效应的VCO环振电路的制作方法

本发明涉及一种缓解set效应的vco环振电路，属于cmos模拟电路设计技术领域。

背景技术：

为了提高pll环路的稳定性和相噪，在进行vco设计时，通常使用差分环振，如附图1所示，为伪差分vco结构示意图。虽然差分环振单元具有抗共模噪声能力强，输出压差范围大等特点，但是在面临set时，振荡频率会发生较大的变化，进而引起锁相环电路的失锁。

这是由于vco的输出频率是由每一级环振单元的延迟决定，而环振单元的延迟由其输入差分电压信号以及偏置电压决定。当set发生在环振单元的某个输入节点时，如图2所示，环振单元的支路电流发生变化，进而引起单元的输出延时发生跳变，最终导致vco频率发生跳变和pll失锁。

如图3所示为环振单元在经历set时频率变化示意图，可以看到，当环振单元的某个节点发生set时，vco的振荡频率会发生瞬时的跳变，此时，由于环路频率与输入参考时钟的频率产生较大的变化，导致pll失锁(pllloseslock)，如图4所示。

技术实现要素：

本发明的技术解决问题是：克服现有技术的不足，提供了一种缓解set效应的vco环振电路，是一种交叉耦合的双环vco，能够缓解set效应。

本发明的技术解决方案是：

一种缓解set效应的vco环振电路，该环振电路为双环振结构，包括第一环振和第二环振，第一环振和第二环振中任一节点的输入均分别来自于第一环振和第二环振，当由于set效应导致第一环振或第二环振中的任一节点输入电压发生跳变时，由另一个环振所提供的对应节点的输入电压保持正常。

该环振电路包括12个环振单元，其中第1环振单元～第6环振单元组成了第一环振，第7环振单元～第12环振单元组成了第二环振，每个环振单元有两对差分输入端口和一对差分输出端口，每一级环振单元的输出作为下一级环振单元的输入。

每一级环振单元的输出为下一级环振单元的输入，具体为：

第1环振单元的输出作为第2环振单元的一个输入，第2环振单元的输出作为第3环振单元的一个输入，以此类推，第5环振单元的输出作为第6环振单元的一个输入；第6环振单元的输出返回到第1环振单元，作为第1环振单元的一个输入；

第7环振单元的输出作为第8环振单元的一个输入，第8环振单元的输出作为第9环振单元的一个输入，以此类推，第11环振单元的输出作为第12环振单元的一个输入；第12环振单元的输出返回到第7环振单元，作为第7环振单元的一个输入。

每一个环振单元均有2组输入差分信号，其中1组来自第一环振，另一组来自第二环振。

对于第一环振，第i环振单元的输入来自第i-1环振单元的输出和第i+5环振单元的输出，i＝2,3,4,5,6；第1环振单元的输入来自第6环振单元的输出和第12环振单元的输出。

对于第二环振，第j环振单元的输入来自第j-1环振单元的输出和第j-7环振单元的输出，j＝8,9,10,11,12；第7环振单元的输入来自第6环振单元的输出和第12环振单元的输出。

环振单元的结构相同，均包括：p型mos管mp1～mp8、n型mos管mn1～mn6，其中mp1～mp8的源级连接vdd，mp1与mp4的栅极连接输入信号vc1,mp5与mp8的栅极连接输入信号vc2，mp2的栅极与其漏级短接并连接至mn1的漏极，该节点引出输出信号vout-，mp3的栅极与其漏级短接后再与mp1的漏极、mn2的漏极连接在一起，该节点引出输出信号vout+；

mp6的栅极与其漏级短接并与mp5的漏极、mn3的漏极连接在一起，该节点引出输出信号vout-，mp7的栅极与其漏级短接并与mp8的漏极、mn4的漏极连接在一起，该节点引出输出信号vout+；

mn1的源级与mn2的源级相连并接至mn5的漏极，mn1的栅极连接输入信号vin+，mn2的栅极连接输入信号vin-，mn5的栅极连接输入信号vb，mn5的源级连接gnd；mn3的源级与mn4的源级相连并接至mn6的漏极，mn3的栅极连接输入信号vin+，mn4的栅极连接输入信号vin-，mn6的栅极连接输入信号vb，mn6的源级连接gnd。

mn1的漏极引出的输出信号与mn3的漏极引出的输出信号合并输出，形成输出信号vout-。

mn2的漏极引出的输出信号与mn4的漏极引出的输出信号合并输出，形成输出信号vout+。

一种抗辐射pll环路，该抗辐射pll环路中采用所述的缓解set效应的vco环振电路。

本发明与现有技术相比的有益效果是：

(1)本发明在传统vco的基础上进行改进，设计了一种交叉耦合型双环vco，该结构使用双差分输入结构，使得每条环振电路可以抵消另一条环振在遭受set时所产生的影响，可以有效的降低set对vco振荡频率的影响，提高了电路对set的防护能力。

(2)本发明设计了一种4输入环振单元,每个环振单元由完全相同的两个差分电路组成，2个差分电路的输出正端与负端均短接在一起，当一个差分单元的输入端因set脉冲而发生输出电平变化时，另一个差分电路仍然保持正常，可有效降低set的影响。

附图说明

图1为伪差分vco结构示意图；

图2为环振单元输入节点set示意图；

图3为环振单元在经历set时频率变化示意图；

图4为由vco频率跳变引起的pll失锁示意图；

图5为本发明双环振vco结构图；

图6为本发明延时单元电路图；

图7为单环振电路set示意图；

图8为单环振电路set仿真示意图；

图9为单环振电路控制电压波形图；

图10为双环振电路set示意图；

图11为双环振电路set仿真示意图；

图12为pll控制电压波形图；

图13为环振电路设计流程

具体实施方式

下面结合附图进一步说明本发明具体实施方式。

为了解决单环振链vco的set问题，本发明设计了一种交叉耦合的双环vco，如图5所示。

该环振电路为双环振结构，包括第一环振(环振1/环振a/ringa)和第二环振(环振2/环振b/ringb)，当由于set效应导致其中一个环振单元的差分输入信号发生变化时，由另一个环振所提供的差分输入仍保持正常。

更具体的，该vco环振由12个环振单元(即图中的delaycell)组成，其中环振单元1～6组成了环振1，环振单元7～12组成了环振2。

每个环振单元有两对差分输入端口和一对差分输出端口，如图6所示。

每一级环振单元的输出为下一级环振单元的输入，故每一个环振单元均有2组输入差分信号，其中1组来自环振a，另一组来自环振b。

对于第一环振，第i环振单元的输入来自第i-1环振单元的输出和第i+5环振单元的输出，i＝2,3,4,5,6；第1环振单元的输入来自第6环振单元的输出和第12环振单元的输出。

对于第二环振，第j环振单元的输入来自第j-1环振单元的输出和第j-7环振单元的输出，j＝8,9,10,11,12；第7环振单元的输入来自第6环振单元的输出和第12环振单元的输出。

第1环振单元的输出作为第2环振单元的一个输入，第2环振单元的输出作为第3环振单元的一个输入，以此类推，第5环振单元的输出作为第6环振单元的一个输入；第6环振单元的输出返回到第1环振单元，作为第1环振单元的一个输入；

第7环振单元的输出作为第8环振单元的一个输入，第8环振单元的输出作为第9环振单元的一个输入，以此类推，第11环振单元的输出作为第12环振单元的一个输入；第12环振单元的输出返回到第7环振单元，作为第7环振单元的一个输入。

如图6所示，环振单元的结构相同，均包括：p型mos管mp1～mp8、n型mos管mn1～mn6，其中mp1～mp8的源级连接vdd，mp1与mp4的栅极连接输入信号vc1,mp5与mp8的栅极连接输入信号vc2，mp2的栅极与其漏级短接并连接至mn1的漏极，该节点引出输出信号vout-，mp3的栅极与其漏级短接后再与mp1的漏极、mn2的漏极连接在一起，该节点引出输出信号vout+；

mp6的栅极与其漏级短接并与mp5的漏极、mn3的漏极连接在一起，该节点引出输出信号vout-，mp7的栅极与其漏级短接并与mp8的漏极、mn4的漏极连接在一起，该节点引出输出信号vout+；

mn1的源级与mn2的源级相连并接至mn5的漏极，mn1的栅极连接输入信号vin+，mn2的栅极连接输入信号vin-，mn5的栅极连接输入信号vb，mn5的源级连接gnd；mn3的源级与mn4的源级相连并接至mn6的漏极，mn3的栅极连接输入信号vin+，mn4的栅极连接输入信号vin-，mn6的栅极连接输入信号vb，mn6的源级连接gnd。

mn1的漏极引出的输出信号与mn3的漏极引出的输出信号合并输出，形成输出信号vout-。mn2的漏极引出的输出信号与mn4的漏极引出的输出信号合并输出，形成输出信号vout+。

当环振单元输出的晶体管被单粒子击中时，下一级环振单元的电流控制管会直接关闭，尾电流发生较大的变化，降低环振电路的频率。本发明所设计的vco电路，由于使用双环振结构，当由于set效应导致某一对差分输入信号发生变化时，由另一条环振所提供的差分输入仍能保持正常。此时图5所示的环振单元中，尽管一条支路的尾电流发生改变，另一条支路的尾电路仍能保持正常，并减小由于受set影响支路对环振单元带来的影响。

为比较单环振单元与交叉耦合环振单元在经历set时频率的变化以及对pll产生的影响，本发明实施例模拟了set造成的瞬时脉冲，对两种电路分别进行了仿真。

如图13所示，环振电路设计流程设计流程如下

(1)针对vco电路中的set效应敏感点进行分析，通过在环振单元差分端口引入set脉冲的方式对vco的set效应进行仿真，确定vco振荡频率在set效应下的变化情况。

(2)根据仿真结果，分析vco频率跳变原因，确定vco的set重点防护部位，通过使用交叉冗余环振电路的方式进行缓解电路设计

(3)对电路进行set、功能及性能仿真，将加固前、后的仿真结果进行对比，确保缓解电路的set防护效果正确、有效。同时确认vco在加固后其功能、性能仿真正确无误。

本发明在传统vco的基础上进行改进，设计了一种交叉耦合型双环vco，该结构使用双差分输入结构，使得每条环振电路可以抵消另一条环振在遭受set时所产生的影响，可以有效的降低set对vco振荡频率的影响，提高了电路对set的防护能力。

图7、8、9共同描述了set效应对vco振荡频率及pll锁定状态的影响。其中，图7为set效应产生的位置，图8为set引起的vco振荡频率变化，图9为vco振荡频率变化而引起的pll失锁。为对环振电路进行set模拟仿真的示意图，环振单元1的负输出端被单粒子击中，产生了一个宽度为1ns的低脉冲。

使用本发明设计的交叉耦合vco进行相同的仿真，如图10所示，set发生在环振a的第一个环振单元负输出端，set脉冲宽度同样被设定为1ns。

仿真结果如图11所示，第一个波形为vco输出波形，第二个波形为第二级环振单元负输出端。在vco经历set后，对比正常波形与set后的输出波形，双环型vco的输出频率仅下降为原振荡频率的97％，该波形经过环路分频器后在鉴频鉴相器输入端形成的抖动可忽略不计，控制电压保持稳定状态，整个电路保持锁定，如图12所示。

本发明在传统vco的基础上进行改进，设计了一种交叉耦合型双环vco，该结构使用双差分输入结构，使得每条环振电路可以抵消另一条环振在遭受set时所产生的影响，可以有效的降低set对vco振荡频率的影响，提高了电路对set的防护能力。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。