一种逐次逼近模数转换器的制作方法

本发明涉及模数转换器领域，尤其涉及一种逐次逼近模数转换器。

背景技术：

逐次逼近模数转换器sar(successiveapproximationregister)，在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入模拟信号与其逐一比较，最终得到要输出的数字信号。传统sar模数转换器的基本结构如图1所示，主要由dac、比较器、输出寄存器、数字控制逻辑组成，其核心是dac和比较器。r+c缩放类型dac的组合原理图如图2所示。msb位采用电荷按比例缩放子dac，lsb位采用电压按比例缩放子dac，这种dac的优点是，msb的精度更高并且lsb是单调的，因为对lsb来说，需要的容差更小，所以这种结构的整体性能较好。dac的输出电压可以表示为：

然而，传统的saradc需要额外的采样保持电路，导致了需要较大的电路版图面积；同时分辨率无法进行调节，即adc的位数不可选择，从而无法适应不同的应用场合，对adc的转换速度和精度做到最优化。

技术实现要素：

本发明的目的在于克服现有技术的缺点与不足，提供一种新型的逐次逼近模数转换器。本发明公开的一种逐次逼近模数转换器，主要由dac、比较器、输出寄存器、数字控制逻辑组成，输入信号vin输入给dac，而不是作为比较器的输入，比较器的两端输入分别为所述dac的输出电压vdac和由vdd电阻分压产生的内部共模电平vcm，数字控制逻辑通过获取采样的时间以及选择adc的位数，输出模数转换结果。在采样时，巧妙的将msb位的所有电容作为采样电容进行采样，输入电压被采样保存在dac中，从而不需要额外的采样保持电路，大大减小了版图面积，并且可以调节分辨率，例如选择10位或者12位adc，使adc的速度和精度做到最优化。

为了实现上述目的，本发明采取的技术方案为：

一种逐次逼近模数转换器，包括：dac、比较器、输出寄存器和数字控制逻辑，其中，所述dac的输入端连接输入信号vin和参考电压vref，所述比较器的两端输入分别为所述dac的输出电压vdac和由vdd电阻分压产生的内部共模电平vcm，所述数字控制逻辑的输入端连接至所述比较器的输出端，通过获取采样的时间以及选择adc的位数，输出模数转换结果，所述输出寄存器的输入端连接至所述数字控制逻辑的输出端，所述输出寄存器的第一输出端连接至所述dac，第二输出端将转换信号进行输出。

进一步地，所述数字控制逻辑获取采样的时间具体为，通过samp<3:0>选择采样时间周期个数，采样的时间为(samp<3:0>+1)*tclk，其中tclk为adc的时钟周期；

所述数字控制逻辑选择adc的位数具体为，通过bit_opt选择adc为10位还是12位，当bit_opt为高时，adc为10位adc，当bit_opt为低时，adc为12位adc。

进一步地，在所述比较器的正输入端和负输入端之间具有开关se，用于切换以使得比较器进入不同阶段。

进一步地，在校准阶段时，开关se闭合，输入信号vin接全部电容的下极板，全部电容的上极板接共模电平vcm，所述比较器的两个输入端都接共模电平vcm，所述比较器进入校准阶段。

进一步地，在比较阶段时，开关se断开，所述比较器的正输入端接共模电平vcm，负输入端接所述dac的输出电压vdac；最高位比较时，一半的电容下极板接地，另外一半电容下极板接参考电压vref，如果输出为低，那么最高位为高，然后，3/4的电容下极板接地，1/4的电容下极板接参考电压vref，如果输出为高，那么次高位为低。

进一步地，在采样阶段时，电容c0～c2m+k-1都切换到所述比较器的输入电压，输入信号vin存储在电容里，电容c0～c2m+k-1两端电压为：vin-vcm。

进一步地，在转换阶段时，根据等效电路以及比较阶段和转换阶段的电荷守恒，得到所述比较器的输出电压vout＝a.(vcm'-vcm)＝a[vdac-vin]，其中a为比较器增益，vcm’为比较器输入端等效电压。

本发明相对于现有技术具有如下的优点及效果：

本发明所提供的一种逐次逼近模数转换器不需要额外的采样保持电路，利用高位的转换电容作为采样电容，保存输入电压，大大减小了版图面积。

本发明所提供的逐次逼近模数转换器的采样时间可以单独配置，在输入信号比较微弱时，需要完全采样输入信号，那么要增加采样时间，本发明adc采样时间可选择1～16个adc时钟周期作为采样时间，灵活配置adc的转换周期，使adc的转换速度达到最快。

本发明所提供的一种逐次逼近模数转换器可通过配置选择10位adc还是12位adc，10位adc比12位少两个adc的时钟周期，也就意味着10位adc能够有更快的速度，而12位adc有更高的精度。适应不同的应用场合，使adc的速度和精度做到最优化。假设adc的采样周期为两个时钟周期，则10位adc比12位快12.5％，也就是通过配置选择10位或者12位，可以在使用10位adc的时候使adc的转换速度提升12.5％。

附图说明

从以下结合附图的描述可以进一步理解本发明。图中的部件不一定按比例绘制，而是将重点放在示出实施例的原理上。在图中，在不同的视图中，相同的附图标记指定对应的部分。

图1是传统sar模数转换器的基本结构图；

图2是r+c缩放类型dac的组合原理图；

图3是本发明的一种逐次逼近模数转换器的结构图；

图4是本发明的逐次逼近模数转换器的核心电路dac和比较器原理图；

图5是本发明的逐次逼近模数转换器在采样阶段等效电路图；

图6是本发明的逐次逼近模数转换器在转换阶段等效电路图。

具体实施方式

实施例

具体如图3所示，本实施例所提供的一种逐次逼近模数转换器，包括：dac、比较器、输出寄存器和数字控制逻辑，其中，所述dac的输入端连接输入信号vin和参考电压vref，所述比较器的两端输入分别为所述dac的输出电压vdac和由vdd电阻分压产生的内部共模电平vcm，所述数字控制逻辑的输入端连接至所述比较器的输出端，通过获取采样的时间以及选择adc的位数，输出模数转换结果，所述输出寄存器的输入端连接至所述数字控制逻辑的输出端，所述输出寄存器的第一输出端连接至所述dac，第二输出端将转换信号进行输出。

优选的，所述数字控制逻辑获取采样的时间具体为，通过samp<3:0>选择采样时间周期个数，采样的时间为(samp<3:0>+1)*tclk，其中tclk为adc的时钟周期；所述数字控制逻辑选择adc的位数具体为，通过bit_opt选择adc为10位还是12位，当bit_opt为高时，adc为10位adc，当bit_opt为低时，adc为12位adc。这样在采样时，巧妙的将msb位的所有电容作为采样电容进行采样，输入电压被采样保存在dac中，从而节省了采样保持模块。

优选的，在所述比较器的正输入端和负输入端之间具有开关se，用于切换以使得比较器进入不同阶段。

逐次逼近模数转换器的核心电路dac和比较器原理图如图4所示，在采样时，开关se闭合，输入信号vin接全部电容的下极板，全部电容的上极板接共模电平vcm，所述比较器的两个输入端都接共模电平vcm，所述比较器进入校准阶段。

进一步地，在比较阶段时，开关se断开，所述比较器的正输入端接共模电平vcm，负输入端接所述dac的输出电压vdac；最高位比较时，一半的电容下极板接地，另外一半电容下极板接参考电压vref，如果输出为低，那么最高位为高，然后，3/4的电容下极板接地，1/4的电容下极板接参考电压vref，如果输出为高，那么次高位为低，依此类推。

逐次逼近模数转换器在采样阶段等效电路如图5所示，电容c0～c2m+k-1都切换到所述比较器的输入电压，输入信号vin存储在电容里，电容c0～c2m+k-1两端电压为：vin-vcm。

逐次逼近模数转换器在转换阶段等效电路图如图6所示，在转换阶段时，根据等效电路以及比较阶段和转换阶段的电荷守恒，得到所述比较器的输出电压vout＝a.(vcm'-vcm)＝a[vdac-vin]，其中a为比较器增益，vcm’为比较器输入端等效电压。

具体地，ceq为等效电容，等效电容的大小为

ceq＝(2^m-1b0+2^m-2b1+...+bm-1)c。根据比较阶段和转换阶段电荷守恒有：

(vin-vcm)2^mc＝(vref-vcm').ceq+(vk-vcm')c-vcm'(2^m-ceq/c-1)c，

其中，

即可得到：vout＝a.(vcm'-vcm)＝a[vdac-vin]，其中a为比较器增益。从公式可以看出，通过比较vcm'-vcm来替换vdac-vin，从而不需要直接比较vdac和vin的大小。

接下来对采样与比较进行实例具体计算。假设adc为12位adc，vdd＝vref＝5v，vin＝3.5v。采样阶段完成时，dac电容两端的电压为-vin+vcm，此时，电容上极板的电荷总量为q＝-64c×(vin-vcm)。

首先，初始态最高位置高，此时，一半电容下极板接vref，其余不变，依然接地，电容上的电荷总量为：q＝32c×(vdac_1-vref)+32c×vdac_1，由电荷守恒可以得到vdac_1-vcm＝1/2vref-vin＝2.5-3.5＝-1.0v<0，故比较器的输出为0，故令最高位为高，这个过程在比较阶段的第一个时钟周期之内完成。

其次，假设次高位和最高位同样为高，此时，3/4电容下极板接vref，其余不变，依然接地，电容上的电荷总量为：q＝48c×(vcdac_2-vref)+16c×dac_2，由电荷守恒可以得到：vdac_2-vd＝3/4vref-vin＝3/4×5-3.5＝0.25v>0，故比较器的输出为1，故令次高位为低，这个过程在比较阶段的第二个时钟周期之内完成。

依此类推，得到12位adc转换结果。

adc的时序采用5位格雷码记数，以12位adc为例，从00000至01011共14个周期为比较阶段，samp<3:0>控制01001至00000的计数个数为samp<3:0>+1，从而实现采样时间为(samp<3:0>+1)*tclk。

当bit_opt为高时，adc为10位adc，即5位格雷码记数在比较阶段从00000至01110共12个周期；当bit_opt为低时，adc为12位adc，即5位格雷码记数在比较阶段从00000至01011共14个周期，从而实现adc的位数切换。

在实施例中，所提供的一种逐次逼近模数转换器，利用高位的dac电容作为采样电容，节省了采样保持电路，大大减小了版图面积；并且adc的位数可选，例如选择10位或者12位；采样时间可选，例如可以选择采样时间为1～16个adc时钟周期，适应不同的应用场合，使adc的速度和精度做到最优化。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

本领域技术人员应明白，本申请的实施例可提供为方法、系统或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。

虽然上面已经参考各种实施例描述了本发明，但是应当理解，在不脱离本发明的范围的情况下，可以进行许多改变和修改。因此，其旨在上述详细描述被认为是例示性的而非限制性的，并且应当理解，以下权利要求(包括所有等同物)旨在限定本发明的精神和范围。以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。