包括锁相回路的设备的制作方法

本发明涉及包括锁相回路的设备。具体来说，但非排他地，本发明涉及雷达接收器或收发器。

背景技术：

用于自主驱动的高效汽车雷达传感器需要符合严格的角分辨率要求。角分辨率直接涉及系统总天线孔径，这继而通常涉及接收天线的数目和接收天线相对于彼此的定位。

为了避免在角响应中所谓的栅瓣(即在某些角位下错误目标检测)，有必要的是天线定位成距彼此不远于λ/2，其中λ为载波信号的波长。在实践中，在6λ到10λ的范围内的孔径大小为常见的，对于每个天线，所述孔径大小与λ/2标准组合导致天线接收器元件的数目在12和20之间。

图1示出包括12个附接到三个独立rx芯片的rx天线的例子雷达传感器的图像。可在图像的左侧部分上看到tx芯片，而可在图像的中心部分中看到三个rx芯片。12个rx天线元件中的每个rx天线元件连接到单独接收器信道，其中接收器信道跨三个rx芯片分布。

为了完整系统实现，每个rx天线信号必须降频转换成基带，并且然后使用相应模/数转换器(adc)传送到数字域。用于降频转换rx天线信号的本地振荡器信号和不同adc的取样时钟信号相对于其它adc的对应的信号必须是相相干的和稳定的。否则，在信号处理期间在基带中引入角位估计的误差，并且可丧失使用大阵列以提高传感器角分辨率的优势。

若干集成电路芯片组为可用的，提供用于创建不同大小的天线阵列的降频转换操作和灵活性。除了在图1中示出的例子之外，通过组合可用芯片支持的rx和tx信道的另外的例子配置呈现于图2中。然而，这些电路不提供集成的adc，并且因此，不能应对上文所讨论adc时钟同步的要求。

技术实现要素：

本发明的各方面在所附权利要求书中陈述。从属权利要求的特征的组合可按需要与独立权利要求的特征进行组合，并且不仅仅是按照权利要求书中所明确陈述的那样组合。

根据本发明的一个方面，提供一种设备，包括：

第一锁相回路，该第一锁相回路包括：

相位检测器，该相位检测器被布置成接收参考时钟信号和反馈时钟信号并且基于参考时钟信号和反馈时钟信号之间的相位差输出频率控制信号；

可变频率振荡器，该可变频率振荡器被布置成输出具有取决于所述频率控制信号的频率的振荡器信号；

用于通过将所述振荡器信号分频产生所述反馈时钟信号的第一分频器电路；和

用于通过将所述振荡器信号分频产生输出时钟信号的第二分频器电路；

其中所述第一分频器电路和所述第二分频器电路之间的相位关系为可调节的以相对于所述反馈时钟信号延迟或提前所述输出时钟信号。

通过使得输出时钟信号能够相对于反馈时钟信号延迟或提前，本发明能够实现补偿由于在设备的不同元件之间的参考时钟信号的传输的延迟的定时差异，由此改进时钟同步。具体来说，本发明能够实现补偿由于pcb歪斜的定时延迟。

在一些实施例中，设备另外包括用于反相所述振荡器信号以产生反相振荡器信号的反相器，其中：

所述第一分频器电路和所述第二分频器电路中的一个分频器电路包括被布置成接收所述振荡器信号的第一主分频器；

所述第一分频器电路和所述第二分频器电路中的另一个分频器电路包括被布置成选择性地接收所述振荡器信号或所述反相振荡器信号的第一从分频器；并且

所述第一从分频器被配置成基于所述振荡器信号和所述反相振荡器信号中的所述选择的信号，重新计时所述第一主分频器的选择的输出。

这能够实现反馈时钟信号或输出时钟信号中的一个信号延迟振荡器信号周期的二分之一的步阶。

输出时钟信号可相对于所述反馈时钟信号延迟或提前所述振荡器信号周期的二分之一的倍数。

所述第一主分频器和所述第一从分频器可各自被配置成2分频。

在一些实施例中，所述第一从分频器被配置成重新计时所述第一主分频器的四个相位输出中的选择的相位输出。

在一些实施例中，所述第一从分频器包括与所述第一主分频器相同的电路。

这可有助于确保在主分频器和从分频器处相等延迟。

在一些实施例中，所述第一主分频器包括差动或半差动触发器。

这可能够实现相反相位的输出可用而不带来相对延迟。

在一些实施例中：

所述第一分频器电路和所述第二分频器电路中的所述一个分频器电路包括被布置成接收所述第一主分频器的输出的第二主分频器；

所述第一分频器电路和所述第二分频器电路中的所述另一个分频器电路包括被布置成接收所述第一从分频器的输出的第二从分频器；并且

所述第二从分频器被配置成基于所述第一从分频器的所述输出，重新计时所述第二主分频器的选择的输出。

在一些实施例中：

所述第一分频器电路和所述第二分频器电路中的所述一个分频器电路包括被布置成接收所述第二主分频器的输出的第三主分频器；

所述第一分频器电路和所述第二分频器电路中的所述另一个分频器电路包括被布置成接收所述第二从分频器的输出的第三从分频器；并且

所述第三从分频器被配置成基于所述第二从分频器的所述输出，重新计时所述第三主分频器的选择的输出。

所述第二主分频器和所述第二从分频器可各自被配置成二分频。

所述第三主分频器和所述第三从分频器可各自被配置成二分频。

输出时钟信号的频率可等于振荡器信号的频率的八分之一。

所述第二分频器电路可包括至少一个另外的分频器。

设备可另外包括用于基于所述输出时钟信号重新计时所述反馈时钟信号的电路。

这可能够实现相对于反馈时钟频率将输出时钟频率调节多于输出时钟频率的一个周期。

参考时钟信号可经由印刷电路板接收。

在一些实施例中，设备包括：

第一集成芯片，所述第一集成芯片包括：

所述第一锁相回路，和

被布置成接收所述输出时钟信号的第一adc。

在一些实施例中，所述设备包括：

第二集成芯片，所述第二集成芯片包括：

被配置成输出另外的输出时钟信号的第二锁相回路；和

被布置成接收所述另外的输出时钟信号的另外的adc；

其中所述第一集成芯片被布置成从所述第二集成芯片接收所述参考时钟信号。

第一锁相回路可包括用于缓存所述参考时钟信号的电路。

设备可为雷达接收器或收发器。

在雷达接收器或收发器中，信号产生、传输和/或接收所需的电路也可包括在第一集成芯片和/或第二集成芯片中。

设备可为相控阵雷达接收器或收发器。

附图说明

将仅借助于例子参考附图来描述本发明的实施例，在附图中类似附图标记是指类似元件，并且在附图中：

图1示出包括12个附接到三个单独rx芯片的rx天线的例子雷达传感器的图像；

图2示出通过可用芯片的组合支持的rx和tx信道的例子配置；

图3示出根据本发明的例子实施例的多芯片雷达传感器系统10的配置；

图4为示出在图3中示出的雷达系统的接收器(rx)信道中的一个接收器信道的框图；

图5示出根据本发明的例子实施例的作为在多ic雷达接收器系统中的主ic和从ic的两个雷达集成芯片(ic)；

图6a和图6b示出根据本发明的例子实施例的分别用于图5的主ic和从ic的时钟电路的内部结构；

图7示出根据本发明的例子实施例的用于图6a和图6b的主ic和从ic的锁相回路(pll)时钟产生器；

图8示出在通过图7的电路产生的各个信号之间的相位关系；

图9a和图9b示出用于图7的pll时钟产生器的分频器链的实施例；

图10示出根据本发明的例子实施例的用于图9a和图9b的分频器链的2分频分频器；

图11示出根据本发明的例子实施例的用于图9a和图9b的分频器链的2分频分频器主从对；和

图12示出根据本发明的例子实施例的用于图11的2分频分频器主从对的多路复用器。

具体实施方式

图3示出根据本发明的实施例的多芯片雷达传感器系统10的配置。系统10包括主要计算单元(mcu)12、“主”集成芯片(ic)14和多个“从”ic16(其中两个在图3中示出)。

“主”ic14向“从”ic16提供多个信号，包括：本地振荡器信号(lo)20，用于传输(tx)放大器和接收器(rx)混频器(在图3中未示出)；“啁啾开始”信号22，用于引发在每个ic14、16内的定时引擎(在图3中未示出)的开始点；和40mhz参考时钟信号24，用作用于同步在主ic和从ic上的adc上的取样时刻的时基。在图3中示出的布置中，主ic14除了本地振荡器输出端口(“lo出”，20b)之外，还具有本地振荡器(lo)输入端口(“lo入”，20a)。使用单独lo输入端口20a和lo输出端口20b为本领域中已知的并且本发明中为任选的。

mcu12通过spi(串行外围接口)控制线(30)和数字线(32)，例如使用csi-2、lvds或cif格式，连接到主ic和从ic(14、16)，用于接收来自ic(14、16)的数据。

在典型配置中，每个ic包含三个可操作传输(tx)端口和四个接收器(rx)端口。因此，在图3中示出的包括一个主ic和两个从ic的布置将通常总共提供9个传输(tx)端口和12个接收器(rx)端口，但是对于每个ic，图3仅示出一个tx和一个rx端口。

图4为示出在图3中示出的雷达系统的接收器(rx)信道中的一个接收器信道的框图。每个rx信道包括相同功能块：放大器44、混频器46、中频(if)滤波器48、adc50、抽选级52和串行接口54，如本领域中已知。主要控制和定时信号为：

·输入到混频器46的本地振荡器(lo)信号56，

·用于确定adc的取样时刻的‘adc时钟’信号58，和用于adc50的‘init’信号60，和

·用于抽选级52和串行接口54的‘有效数据’信号62，提供指示在哪些时刻adc数据被视为有效雷达数据的定时信息。

对于分布的雷达系统的理想操作，重要的是，这些控制和定时信号56、58、60、62在不同ic14、16上跨所有接收器(rx)信道是同步的。‘同步’意指信号的相位和/或活跃边沿彼此对准，其中每个rx信道的内部端口视为参考点。

对于下一代高度集成的雷达传感器，其中信号产生、传输、接收和数字化集成在单个单片管芯中，需要使adc时钟58的相位跨不同ic14、16同步并且稳定的方法。

在不同芯片14、16之间传输的同步信号上的印刷电路板(pcb)歪斜可能降低在不同芯片上本地定时信号的精确性(“同步性”)，由此在通过相应adc50发送到基带处理器(mcu)12的数据中引入误差。更具体地说，adc50的取样时间时刻的偏移转化成通过adc50输出的取样信号的相位的等效误差。误差与正在取样的信号的频率成比例，导致频率依赖性相位误差分量。由于一些原因，这是不期望的。

在相控阵接收器中，跨若干接收器接收的信号的相对相位指示反射物体相对于雷达传感器的角位。因此，如果所接收的信号相位的精确性由于取样时刻偏差(例如由于在相控阵接收器中的两个芯片之间的连接线上歪斜)降低，那么误差被引入反射物体相对于雷达传感器的角位估计中。这显然是不期望的，因为这降低雷达传感器的角检测性能。

在其中两个或更多个雷达ic14、16必须一起工作的应用中，每个ic14、16的相应adc时钟信号58的相位必须在严格公差内对准。在这种情况下，ic中的一个ic作为主ic14工作，其它(一个或多个)ic作为(一个或多个)从ic16。

图5示出在多ic接收器系统中作为主ic14和从ic16操作的两个雷达ic14、16。尽管仅示出一个从ic16，但是系统可包括多个从ic16。

在图5中示出的主ic14包括放大器144、被布置成接收lo信号156的混频器146、中频(if)滤波器148和被布置成接收adc时钟信号158的adc150，如上文所论述。主ic14使用晶体谐振器102和相关振荡器电路104以建立整个系统时基，该整个系统时基然后与从ic14共用。在典型应用中，晶体振荡器102、104产生40mhz参考时钟信号106。锁相回路(pll)108、110作为晶体振荡器102、104的参考，并且用于推导用于在主ic14上的adc150的adc时钟信号158。

在图5中示出的从ic16也包括放大器244、被布置成接收lo信号256的混频器246、中频(if)滤波器248和被布置成接收adc时钟信号258的adc250，如上文所论述。通过在主ic14上的晶体振荡器102、104产生的参考时钟信号106经由印刷电路板(pcb)18的pcb连接124传送到从ic16。从ic16包括振荡器电路204，该振荡器电路204与连接到晶体谐振器102的主ic16的振荡器电路104相同，充当用于在从ic16处从主ic14接收的参考时钟信号106的输入缓存器。从ic16还包括用于产生由在从ic16上的adc250使用的时钟adc信号258的pll时钟产生器208、210。

然而，在主和从ic14、16与输出和输入缓存器(未示出)之间的pcb连接124导致时间歪斜(即时间差)τpcb，被称为在输入到主和从ic14、16的相应adc150、250的相应取样信号“时钟adc”158、258的活跃边沿之间的“pcb歪斜”。这使从ic16的adc250的取样时刻相对于主ic14的adc150的取样时刻通常延迟几纳秒。如上文所论述，这种定时差异导致通过主和从adc150、250生成的数字化信号的相对相位的误差。

为了示出pcb歪斜τpcb的影响，在rx信道之间的指定相位稳定性通常需要相位偏差包含于+/-2度内。对于至多10mhz的中频(if)频率，～1ns的实际但小的pcb歪斜导致在最高if频率下3.6度相位估计误差，这是由于取样时刻的偏移。对于其中if频率为至多20mhz的下一代雷达传感器，相同1nspcb歪斜将导致相位估计的7.2度误差，这远高于上文所提及的整体相位稳定性标准。因此，有必要的是具有分布adc的系统并入用于校正pcb歪斜的装置。

为了补偿通过pcb歪斜τpcb引入的时间延迟，在图5中示出的pll时钟产生器108、110、208、210包括用于将数字控制的时间移位引入输入到主和从ic14、16的相应adc150、250的adc时钟信号158、258的电路110、210。这被称作‘细节距输出时钟歪斜’。以此方式，有可能实现在分布的雷达系统的不同rx信道的adc上的‘时钟’信号158、258和‘init’信号160、260的同步。

图6a和图6b分别示出主ic14和从ic16的时钟电路的内部结构，包括以下元件：

·在主ic14上的振荡器电路104附接到晶体谐振器102。它建立用于完整分布的系统的基本时基，输出经由pcb连接124分布到从ic16的(典型)40mhz信号106。在从ic16处，40mhz时钟信号106通过作为在主ic14中的晶体谐振器102的对应端口输入到振荡器电路204。以此方式，在从ic16内的振荡器电路204充当外部参考时钟信号106的缓存器。应注意，到达每个从ic16的参考时钟信号106将延迟一定量的时间，取决于(除了其它因素以外)主ic14和相应从ic16之间的pcb距离。

·pll时钟产生器108、110使用40mhz参考时钟信号106作为用于建立用于在接收器中的adc150的高频率adc时钟信号158的参考。来自pll时钟产生器108、110的adc时钟信号158还可用作用于啁啾产生器170的时钟输入信号。在从ic16的情况下，40mhz参考时钟106借助于pcb连接124来自主ic14，如上文所提及。在这种情况下，adc时钟信号258的相位也将受相对于在主ic14处产生的对应adc时钟信号158的相位差困扰，该相位差与主ic14和相应从ic16之间的pcb距离(也被称作“pcb歪斜”)距离成比例。

·啁啾产生电路170产生在主ic14处和在从ic16处使用的lo信号156。在主ic14处，lo信号作为用于分布到主和从ic14、16的相应‘lo入’输入120a、220a的‘lo出’信号120b输出。在主ic14处，多路复用器(mux)172将lo信号156从‘lo入’输入120a朝向混频器146传送。在从ic16中提供对应mux272。mux172为如果需要允许主ic14将lo信号156内部传送到rx和tx区段的支持功能。在图6a和图6b中示出的配置中，对于所有ic14、16，mux172、272将‘lo入’连接到内部lo节点156、256。在从ic16中，禁用对应的啁啾产生电路270并且不使用‘lo出’端口220b。

此外，主和从ic14、16各自包括定时引擎174、274，该定时引擎174、124将相应‘有效数据’信号162、262输出到对应rx信道的对应抽选级52和串行接口54(图4)。主ic14的定时引擎174此外输出用于引发在每个ic14、16内的定时引擎174、274的开始点的‘啁啾开始’信号122，该‘啁啾开始’信号122在主ic14和从ic16之间传输。每个主ic14和从ic16包括用于与mcu12通信的spi总线130、230。

图7示出包括在主和从ic14、16中的每个ic中的pll时钟产生器108、110、208、210。呈双d触发器相位-频率检测器302和电荷泵304形式的相位检测器302、304被布置成接收参考时钟信号306和反馈时钟信号308。在主ic14的情况下，参考时钟信号306为通过晶体振荡器104、106输出的参考时钟信号106。在从ic16的情况下，参考时钟信号306为通过振荡器电路206输出的时钟信号206，该振荡器电路206接收和缓存经由pcb连接124从主ic14接收的参考时钟信号106。在此实施例中，参考时钟信号306为40mhz时钟信号。相位检测器302、304的输出通过低通滤波器310过滤，以基于参考时钟信号306和反馈时钟信号308之间的相位差提供频率控制信号。呈通过频率控制信号控制的vco(压控振荡器)312形式的可变频率振荡器输出具有取决于频率控制信号的频率的振荡器信号。振荡器信号通过为电平移位器(ls)314进行电平移位。在此实施例中，振荡器信号的频率为4.8ghz。

电平移位振荡器信号被输入到用于通过将振荡器信号分频产生反馈时钟信号308(在这种情况下为40mhz反馈时钟信号)的第一分频器电路316、318中。在此实施例中，第一分频器电路316、318呈包括8分频级联分频器316和15分频级联分频器318的反馈分频器链形式。电平移位振荡器信号也被输入到用于通过将振荡器信号分频产生输出时钟信号322(在此实施例中为用于计时相应ic14、16的adc150、250的600mhz输出时钟信号322)第二分频器电路320中。在此实施例中，第二分频器电路320呈包括8分频级联分频器320的分频器链形式。600mhz输出时钟信号322对应于在主ic14和从ic14中的相应adc时钟信号158、258(图4、图5、图6a和图6b)。

第一分频器电路316、318的8分频分频器316(即在pll的反馈回路中的8分频分频器)与第二分频器电路的8分频分频器320同步，因为每个分频器接收通过vco312产生的电平移位振荡器信号作为分频器的时钟输入。重要的是，第一分频器电路的8分频分频器316和第二分频器电路的8分频分频器320之间的精确相位关系为可调节的以借助于控制输入324相对于输出时钟信号322延迟反馈时钟信号308。等效地，这具有相对于反馈时钟信号308提前输出时钟信号322的效应。

技术人员将了解另外的分频或倍增级可包括在vco312的输出端和第一分频器电路和第二分频器电路316、318、320之间。

图8示出在通过第一分频器电路的8分频分频器316输出的40mhz参考时钟信号306、40mhz反馈时钟信号308、600mhz信号317和通过第二分频器电路320输出的600mhz输出时钟信号322之间的相位关系。图8示出600mhz输出时钟信号322在40mhz参考时钟信号306前面，提前了可调节的‘歪斜’量400。可能‘歪斜’量的范围402为0到15/16t。

通过第一分频器电路(在反馈回路中)的8分频分频器316输出的600mhz信号317的相位可以(1/16)t(对应于大致104ps)的步阶(相对于通过第二分频器电路的8分频分频器320输出的600mhz输出时钟信号322)延迟时间周期t的0到15/16，其中t＝1/(600mhz)。

因为8分频分频器316为pll的反馈回路的一部分，所以在通过8分频分频器316输出的600mhz信号317和40mhz反馈时钟信号308之间的相位关系自动固定，即，600mhz信号317和40mhz反馈时钟信号308的上升边沿将始终重合。如上所述，当通过在反馈路径中8分频分频器316输出的600mhz信号317延迟其周期的一部分时，用于adc150、250的600mhz输出时钟信号322变得相对于40mhz参考时钟信号306提前，如图8所示。

使用pll时钟产生器108、110的这种布置，在从ic16中，在从ic中的600mhz输出时钟信号322的上升边沿可仅相对于进入的40mhz参考时钟信号306提前。在从ic16处，当600mhz输出时钟信号322的延迟将为期望的时，在主ic14中的输出时钟信号322的定时可替代地提前。

在图7中示出的配置不允许600mhz输出时钟信号322相对于进入的40mhz参考时钟信号306提前大于单个周期。然而，在主和从ic14、16的相应参考时钟信号306之间的延迟可大于600mhz输出时钟信号322的一个周期。为了容纳较大延迟，可以操控40mhzadc参考时钟信号326，该40mhzadc参考时钟信号326转到相应adc150、250作为adc的取样时间点的参考。该40mhzadc参考时钟信号326对应于在图4和图6a中指示的‘init’信号160。40mhzadc参考时钟信号326通过adc参考时钟重新计时单元328输出，该adc参考时钟重新计时单元328基于600mhz输出时钟重新计时40mhz反馈时钟信号308，即在600mhz输出时钟信号322的多个周期内使40mhzadc参考时钟信号326偏移。这能够实现补偿任何量的延迟，只要该延迟小于40mhzadc参考时钟信号326的周期。

图9a和图9b示出在图7中示出的两个8分频分频器链316、320的两个实施例。为了获得歪斜功能(即，在两个8分频分频器316、320之间的时间延迟/提前)，第二分频器电路的8分频分频器320充当主分频器，而第一分频器电路的8分频分频器316(在反馈回路中)充当从分频器。这能够实现控制主分频器320和从分频器316的输出之间的相位关系。主分频器320产生用于adc150、250的输出时钟信号322，而从分频器316为反馈回路的一部分。

在两个实施例(图9a和图9b)中，第二分频器电路320的8分频分频器320由三个门控二分频主分频器320a、320b、320c建立。类似地，第一分频器电路316、318的8分频分频器316由三个门控二分频从分频器316a、316b、316c建立。第二分频器电路322的第一二分频主分频器320a充当第一分频器电路316、318的第一二分频从分频器316a的主控器以形成第一主从对320a、320b等，得到分频器的第二主从对320b、316b和第三主从对320c、316c。

第一主分频器320a接收通过电平移位器314输出的振荡器信号作为第一主分频器320a的时钟输入(‘mclk’)。反相器330接收振荡器信号和输出反相振荡器信号。提供切换装置332用于在振荡器信号和反相振荡器信号之间进行选择。第一从分频器316a被布置成选择性地接收从切换装置332输出的振荡器信号或反相振荡器信号作为第一从分频器316a时钟输入(‘sclk’)，这取决于输入到切换装置332的控制信号‘歪斜0’。通过在振荡器信号的正常和反相相位之间切换第一2分频从分频器316a的时钟输入，有可能获得最细歪斜步阶，即4.8ghz信号的周期的1/2，或104ps。这对应于600mhz输出时钟信号322的周期的1/16的偏移。

在完整8分频分频器链中，使用三个相等2分频级，其中主2分频分频器320a、320b、320c产生四个相位，并且对应从分频器316a、316b、316c重新计时这四个相位中的选择的相位，这使用通过控制信号‘歪斜0’、‘歪斜1’、‘歪斜2’、‘歪斜3’(在图7中共同指示为控制信号324)控制的相应多路复用器334a、334b、334c进行选择。在图9a、图9b中示出的完整8分频链能够实现与通过8分频分频器320(即主)输出的600mhz输出时钟信号322相比，通过8分频分频器316(即从)输出的600mhz时钟信号317的相位以1/16周期步阶移位，在1/16t和15/16t之间。

主二分频分频器320a、320b、320c和从二分频分频器316a、316b、316c使用相同电路以保证相等延迟。每个从2分频分频器316a、316b、316c可被看作重新计时电路或门控分频器。功能上看，是用从时钟‘sclk’重新计时对应主2分频分频器320a、320b、320c的选择的输出，但是在电路方面，在主以及从中恰好为相同分频器电路。

在图9a中示出的实施例比在图9b中示出的实施例更简单，因为在图9a中示出的实施例产生单端信号。相比之下，图9b使用和产生(半)差动clk和clkn信号，使得相反时钟相位为可用的而不延迟。

图10示出呈具有四个相位输出l、ln、q和qn的半差动触发器形式的主2分频分频器320a的实施例。从2分频分频器316a使用相同电路。2分频分频器320a包括两个单端触发器340、342。通过使用第一触发器340的两个闩锁的输出，可从第一触发器得到相位l和q两者。第二触发器342用于产生相反相位输出信号ln和qn，具有从时钟到输出的恰好相同延迟。两个触发器340、342之间的正确相位关系通过门控获得。2分频分频器320a还包括在l和ln输出之间以及在q和qn输出之间的闩锁。

当用作主2分频分频器320a时，第一触发器340的门输入g被设定成1，并且第二触发器的342的门输入gn连接到第一触发器340的反相q输出以便在相反相位中对准半差动触发器半部340、342两者。当用作从2分频分频器316a时，分频器316a的g和gn门输入两者基于确定歪斜设置的控制信号‘歪斜0’、‘歪斜1’、‘歪斜2’、‘歪斜3’连接到通过多路复用器334a从主分频器320a的四个相位输出选择的所需信号。

图11示出主2分频分频器320a和从2分频分频器316a连同相应多路复用器334a。第二和第三主从对320b、316b和320c、316b使用相同电路。相应多路复用器334a、334b、334c选择相应从分频器316a、316b、316c的所需门控信号。图12示出使用具有额外内部闩锁级的管线的多路复用器334a、334b、334c的实施例。这具有通过控制信号‘sel’控制的在输入处的选择级，随后是定时闩锁级和另外的选择级。这种实施方案用于达到高速要求。

如上文所提及，通过pll时钟产生器108、110、208、210提供的歪斜补偿的量经由控制输入324控制，在图9a和图9b中示出为‘歪斜0’...‘歪斜3’。所需歪斜补偿的量为用于在主和从ic14、16之间传输参考时钟信号106的pcb传输线124的长度的函数。因为pcb布局对于给定装置为固定的，所以歪斜补偿量可通过初始校准确定。如果例如由于二阶效应(如温度变化)预计pcb延迟改变，那么前馈补偿可施加有在中央mcu12上先验存储的系数。出于此目的，可提供多个温度传感器。

尽管上文已经描述本发明的特定实施例，但是应了解，可在所附权利要求书的范围内进行包括添加和/或替代的许多修改。