延迟锁定回路以及时钟产生方法与流程

本发明涉及一种延迟锁定回路及其时钟产生方法。

背景技术：

数字电路中，信号经过逻辑单元时会产生延迟，使得芯片内部的操作时钟与外部的参考时钟不同步，而具有一时间差，这可能导致不同装置的间的时序不一致。因此，一般会以延迟锁定回路(delay-lockedloop)或锁相回路(phase-lockedloop)进行时钟间相位误差的调整，使得芯片内部的操作时钟与参考时钟同步。此外，由于延迟锁定回路较锁相回路容易设计及稳定，而广泛的使用于时钟间相位误差的调整。

对于传统的延迟锁定回路而言，当操作时钟与参考时钟的相位差的绝对值不大于半个时钟周期的情况下，延迟锁定回路可以将操作时钟与参考时钟进行同步，一旦相位差的绝对值超过半个时钟周期，延迟锁定回路则无法正常工作。因此，我们需要具有更大工作范围的延迟锁定回路。

技术实现要素：

有鉴于此，本发明提出一种延迟锁定回路，包括：一延迟线、一前置处理电路、一相位检测器以及一控制电路。上述延迟线根据一延迟控制信号而产生一迟滞时间，并将一参考时钟延迟上述迟滞时间而产生一输出时钟。上述前置处理电路根据上述参考时钟产生一第一信号，并根据上述输出时钟产生一第二信号。上述相位检测器根据上述第一信号以及上述第二信号，产生一相位检测信号。上述控制电路根据上述相位检测信号，产生上述延迟控制信号。

本发明更提出一种时钟产生方法，用以将一输出时钟的相位与一参考时钟的相位同步，包括：利用一延迟线，产生一迟滞时间；将上述参考时钟延迟上述迟滞时间，产生上述输出时钟；根据上述参考时钟产生一第一信号；根据上述输出时钟产生一第二信号；根据上述第一信号以及上述第二信号产生一相位检测信号；以及根据上述相位检测信号调整上述迟滞时间。

根据本发明的延迟锁定回路以及时钟产生方法，可以在操作时钟与参考时钟的相位差的绝对值不大于两个时钟周期的情况下，延迟锁定回路将操作时钟与参考时钟进行同步，并且有效调整延迟线的延迟效率。

附图说明

图1为本发明的一实施例所述的延迟锁定回路100的方块图；

图2为本发明的一实施例所述的相位检测器的方块图；

图3为本发明的一实施例所述的前置处理电路的方块图；

图4为本发明的一实施例所述的前置处理电路的时序图；

图5为本发明的一实施例所述的相位频率检测器的方块图；

图6为本发明的另一实施例所述的前置处理电路的方块图；

图7为本发明的另一实施例所述的前置处理电路的时序图；

图8为本发明的一实施例所述的d触发器的电路图；

图9为本发明的一实施例所述的延迟线的一延迟单元的方块图；

图10为本发明的另一实施例所述的延迟线的一延迟单元的方块图；以及

图11为本发明的一实施例所述的时钟产生方法的流程图。

具体实施方式

以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求书所界定者为准。

值得注意的是，以下所公开的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的组件范例与安排仅用以简单扼要地阐述本发明的精神，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的组件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例和/或配置的间的关系。此外，以下说明书所述的一个特征连接至、耦接至和/或形成于另一特征的上等的描述，实际可包含多个不同的实施例，包括该等特征直接接触，或者包含其它额外的特征形成于该等特征的间等等，使得该等特征并非直接接触。

图1是本发明的一实施例所述的延迟锁定回路100的方块图。如图1所示，延迟锁定回路100包括延迟线110、前置处理电路120、相位检测器130以及控制电路140。延迟线110接收参考时钟refclk，并连接至控制电路140，以根据控制电路140输出的延迟控制信号sc产生迟滞时间td，其中延迟线110将参考时钟refclk延迟迟滞时间td后产生输出时钟exclk。

前置处理电路120接收参考时钟refclk，以根据参考时钟refclk产生第一信号s1，该前置处理电路120连接至延迟线110，以接收该延迟线110输出的输出时钟exclk，并根据输出时钟exclk产生第二信号s2。相位检测器130连接至前置处理电路120，以根据该前置处理电路120输出的第一信号s1以及第二信号s2产生相位检测信号spd。控制电路140连接至相位检测器130，以接收相位检测信号spd，并根据该相位检测信号spd产生延迟控制信号sc，以增加或减少延迟线110所产生的迟滞时间td。

根据本发明的一实施例，相位检测器130利用第二信号s2的上升沿采样第一信号s1，产生相位检测信号spd。根据本发明的另一实施例，相位检测器130利用第二信号s2的下降沿采样第一信号s1，产生相位检测信号spd。为了简化说明，以下叙述将以上升沿触发，即以相位检测器130利用第二信号s2的上升沿采样第一信号s1为例进行说明，并非以任何形式限定于此。

根据本发明的一实施例，当相位检测信号spd为低电平时，控制电路140减少延迟线110的迟滞时间td，当相位检测信号spd为高电平时，控制电路140增加延迟线110的迟滞时间td。根据本发明的另一实施例，当相位检测信号spd为高电平时，控制电路140减少延迟线110的迟滞时间td，当相位检测信号spd为低电平时，控制电路140增加延迟线110的迟滞时间td。为了简化说明，以下叙述将以相位检测信号spd为高电平时增加迟滞时间td为例进行说明，并非以任何形式限定于此。

图2是本发明的一实施例所述的相位检测器的方块图。如图2所示，相位检测器200包括相位d触发器210，其中图2的相位检测器200对应至图1的相位检测器130。

相位d触发器210包括输入端d、时钟输入端clk以及输出端q，其中输入端d用以接收第一信号s1，时钟输入端clk用以接收第二信号s2，输出端q用以输出相位检测信号spd。根据本发明的一实施例，相位d触发器210为上升沿触发的d触发器，故相位d触发器210根据第二信号s2的上升沿采样第一信号s1，并将采样的第一信号s1的电平输出为相位检测信号spd。

图3是本发明的一实施例所述的前置处理电路的方块图。如图3所示，前置处理电路300根据参考时钟refclk产生第一信号s1，根据输出时钟exclk产生第二信号s2，并将第一信号s1以及第二信号s2传送至相位检测器30。

根据本发明的一实施例，前置处理电路300对应至图1的前置处理电路120，相位检测器30对应至图1的相位检测器130。根据本发明的一实施例，相位检测器30对应至图2的相位检测器200。

如图3所示，前置处理电路300包括第一相位频率检测器310、第二相位频率检测器320以及逻辑运算门330。第一相位频率检测器310根据参考时钟refclk的上升沿产生第一信号s1的上升沿，并根据重置信号rst产生第一信号s1的下降沿。

第二相位频率检测器320根据输出时钟exclk的上升沿产生第二信号s2的上升沿，并根据重置信号rst产生第二信号s2的下降沿。逻辑运算门330根据第一信号s1以及第二信号s2产生重置信号rst，用以同时产生第一信号s1以及第二信号s2的下降沿。

根据本发明的一实施例，当第一信号s1以及第二信号s2同时为高电平时，逻辑运算门330产生重置信号rst，用以同时将第一相位频率检测器310以及第二相位频率检测器320重置。

图4是本发明的一实施例所述的前置处理电路的时序图。以下搭配图3对图4的时序图进行详细说明。根据本发明的一实施例，图1的延迟锁定回路100用以将图4的输出时钟exclk的上升沿a与参考时钟refclk的上升沿b对齐，其中输出时钟exclk以及参考时钟refclk的周期皆为时钟周期ts。

如上所述，第一相位频率检测器310根据参考时钟refclk的上升沿产生第一信号s1的上升沿，第二相位频率检测器320根据输出时钟exclk的上升沿产生第二信号s2的上升沿。因此，图4所示之第一信号s1的上升沿对齐参考时钟refclk，第二信号s2的上升沿对齐输出时钟exclk。

当第一信号s1以及第二信号s2皆为高电平时，图3的逻辑运算门330根据高电平的第一信号s1以及高电平的第二信号s2产生重置信号rst，该重置信号rst进而用于同时产生第一信号s1以及第二信号s2的下降沿。

图3的相位检测器30利用第二信号s2的上升沿，采样第一信号s1。在输出信号exclk的第一上升沿a时，相位检测器30采样到的第一信号s1为高电平，因此输出的相位检测信号spd为高电平。图1的控制电路140根据高电平的相位检测信号spd产生的控制信号sc使得延迟线110增加迟滞时间td，进而使输出时钟exclk的第一上升沿a与参考时钟refclk的第二上升沿b对齐。根据本发明另一实施例，图1的控制电路140将根据高电平的相位检测信号spd产生控制信号sc，使得延迟线110减少迟滞时间td，进而使exclk的第一上升沿a与参考时钟refclk的第一上升沿a对齐。

图5是本发明的一实施例所述的相位频率检测器的方块图。根据本发明的一实施例，图5所示的相位频率检测器500对应至图3的第一相位频率检测器310以及第二相位频率检测器320。

如图5所示，相位频率检测器500包括第一n型晶体管mn1、第二n型晶体管mn2、第一p型晶体管mp1、第二p型晶体管mp2、第三n型晶体管mn3、第三p型晶体管mp3、第四n型晶体管mn4、第五n型晶体管mn5、第四p型晶体管mp4、第五p型晶体管mp5、第六n型晶体管mn6、第六p型晶体管mp6、第七n型晶体管mn7、第七p型晶体管mp7以及第八n型晶体管mn8。

第一n型晶体管mn1包括栅极、源极以及漏极，其中栅极接收使能信号en，源极耦接至接地端，其中使能信号en用以使能图1的延迟锁定回路100。

第二n型晶体管mn2包括栅极、源极以及漏极，其中栅极耦接至检测输入端in，源极耦接至第一n型晶体管mn1的漏极，漏极耦接至第一节点n1。

第一p型晶体管mp1包括栅极、源极以及漏极，其中栅极接收反相使能信号enb，源极接收操作电压vcc，其中反相使能信号enb为使能信号en的反相，皆用以使能图1的延迟锁定回路100。根据本发明的一实施例，操作电压vcc为图1的延迟锁定回路100的操作电压。

第二p型晶体管mp2包括栅极、源极以及漏极，其中栅极耦接至检测输入端in，源极耦接至第一p型晶体管mp1的漏极，漏极耦接至第一节点n1。第三n型晶体管mn3包括栅极、源极以及漏极，其中栅极接收反相使能信号enb，源极耦接至接地端，漏极耦接至第一节点n1。

第三p型晶体管mp3包括栅极、源极以及漏极，其中栅极耦接至重置端r，源极接收操作电压vcc，漏极耦接至第二节点n2。第四n型晶体管mn4包括栅极、源极以及漏极，其中栅极耦接至重置端r，源极接收操作电压vcc。

第五n型晶体管mn5包括栅极、源极以及漏极，其中栅极耦接至第一节点n1，源极耦接至第四n型晶体管mn4的漏极，漏极耦接至第二节点n2。第四p型晶体管mp4包括栅极、源极以及漏极，其中栅极耦接至第二节点n2，源极接收操作电压vcc。

第五p型晶体管mp5包括栅极、源极以及漏极，其中栅极耦接至第一节点n1，源极耦接至第四p型晶体管mp4的漏极，漏极耦接至第三节点n3。第六n型晶体管mn6包括栅极、源极以及漏极，其中栅极耦接至第二节点n2，源极耦接至接地端，漏极耦接至第三节点n3。

第六p型晶体管mp6包括栅极、源极以及漏极，其中栅极耦接至第三节点n3，源极接收操作电压vcc，漏极耦接至第四节点n4。第七n型晶体管mn7包括栅极、源极以及漏极，其中栅极耦接至第三节点n3，源极耦接至接地端，漏极耦接至第四节点n4。

第七p型晶体管mp7包括栅极、源极以及漏极，其中栅极耦接至第四节点n4，源极接收操作电压vcc，漏极耦接至输出端out。第八n型晶体管mn8包括栅极、源极以及漏极，其中栅极耦接至第四节点n4，源极耦接至接地端，漏极耦接至输出端out。

根据本发明的一实施例，图3的第一相位频率检测器310对应至图5的相位频率检测器500。根据本发明的一实施例，图3的第一相位频率检测器310的检测输入端in接收参考时钟refclk，第一相位频率检测器310的重置端r接收重置信号rst，第一相位频率检测器310的检测输出端out输出第一信号s1。

根据本发明的一实施例，图3的第二相位频率检测器320对应至图5的相位频率检测器500。根据本发明的一实施例，图3的第二相位频率检测器320的检测输入端in接收输出时钟exclk，第二相位频率检测器320的重置端r接收重置信号rst，第二相位频率检测器320的检测输出端out输出第二信号s2。

如图5所示，当重置端r接收到低电平时，检测输出端out输出低电平。根据本发明的一实施例，图3的逻辑运算门330包括或门以及两个非门(反相器)，该两个非门分别用于对第一信号s1以及第二信号s2进行反相，以产生第一信号s1的反相信号以及第二信号s2的反相信号，该或门接收第一信号s1的反相信号以及第二信号s2的反相信号以产生重置信号rst，而第一信号s1以及第二信号s2是由第四节点n4的电平反相后产生。根据本发明的另一实施例，图3的逻辑运算门330只包括或门，且该逻辑运算门330直接接收第一相位频率检测器310以及第二相位频率检测器320的第四节点n4的电平，而产生重置信号rst，而第一信号s1以及第二信号s2是由第四节点n4的电平反相后产生。

根据本发明的一实施例，当第一信号s1的反相信号以及第二信号s2的反相信号皆为低电平时，图3的逻辑运算门330输出的重置信号rst为低电平，进而重置第一相位频率检测器310以及第二相位频率检测器320，使得第一信号s1以及第二信号s2皆回复至低电平。

根据本发明的一实施例，如图4所示，参考时钟refclk以及输出时钟exclk的周期皆为时钟周期ts。当参考时钟refclk以及输出时钟exclk的相位差的绝对值不大于时钟周期ts时，图1的延迟锁定回路100能够将参考时钟refclk的相位与输出时钟exclk的相位同步。

图6是本发明的另一实施例所述的前置处理电路的方块图。如图6所示，前置处理电路600包括第一前置d触发器610、第二前置d触发器620以及第三前置d触发器630，其中前置处理电路600根据参考时钟refclk产生第一信号s1，根据输出时钟exclk产生第二信号s2，并将第一信号s1以及第二信号s2提供至相位检测器60。

根据本发明的一实施例，前置处理电路600对应至图1的前置处理电路120，相位检测器60对应至图1的相位检测器130。根据本发明的一实施例，相位检测器60对应至图2的相位检测器200。

如图6所示，第一前置d触发器610、第二前置d触发器620以及第三前置d触发器630中的每一个包括输入端d、时钟输入端clk、输出端q以及反相输出端qb，其中第一前置d触发器610、第二前置d触发器620以及第三前置d触发器630的详细电路将于下文中叙述。

如图6所示，第一前置d触发器610的输入端d接收操作电压vcc，第一前置d触发器610的时钟输入端clk接收参考时钟refclk，第一前置d触发器610的重置端r接收操作电压vcc(即，重置端r接收高电平)，第一前置d触发器610的输出端q输出重置信号rst。

根据本发明的一实施例，第一前置d触发器610根据参考时钟refclk的上升沿的触发，将输入端d的信号输出至输出端q。换句话说，第一前置d触发器610根据参考时钟refclk的上升沿的触发，输出的重置信号rst为高电平。

第二前置d触发器620的输入端d耦接至第二前置d触发器620的反相输出端qb，第二前置d触发器620的时钟输入端clk接收参考时钟refclk，第二前置d触发器620的重置端r接收第一前置d触发器610所产生的重置信号rst，第二前置d触发器620的输出端q输出第一信号s1。

根据本发明的一实施例，第二前置d触发器620根据重置信号rst的使能，将参考时钟refclk分频而产生第一信号s1。换句话说，第一信号s1的频率为参考时钟refclk的频率的一半，第一信号s1的周期为参考时钟refclk的周期的两倍。

第三前置d触发器630的输入端d耦接至第三前置d触发器630的反相输出端qb，第三前置d触发器630的时钟输入端clk接收输出时钟exclk，第三前置d触发器630的重置端r接收操作电压vcc(即，重置端r固定接收高电平)，第三前置d触发器630的输出端q输出第二信号s2。

根据本发明的一实施例，第三前置d触发器630对输出时钟exclk进行分频而产生第二信号s2。换句话说，第二信号s2的频率为输出时钟exclk的频率的一半，并且第二信号s2的周期为输出时钟exclk的周期的两倍。

图7是本发明的另一实施例所述的前置处理电路的时序图。以下将结合图6对图7的时序图进行详细说明。如图7所示，操作电压vcc始终为高电平，并且输出时钟exclk的第一上升沿a位于参考时钟refclk的第三上升沿c的后，图1的延迟锁定回路100用以输出时钟exclk的第一上升沿a与参考时钟refclk的第二上升沿b对齐。

如图7所示，当参考时钟refclk的第一上升沿a时，图6的第一前置d触发器610将一直为高电平的操作电压vcc输出至重置信号rst，因此重置信号rst的上升沿与参考时钟refclk的第一上升沿a对齐。

根据本发明的一实施例，参考时钟refclk的上升沿a至重置信号rst的上升沿之间应具有第一d触发器610的延迟时间，在此为了简化说明，忽略该第一d触发器610的延迟时间，故重置信号rst的上升沿与参考时钟refclk的上升沿a显示为对齐。

当重置信号rst为高电平时，第二前置d触发器620被使能，因此第二前置d触发器620在参考时钟refclk的上升沿b时开始对参考时钟refclk进行分频，而产生第一信号s1。根据本发明的一实施例，在此忽略参考时钟refclk至第一信号s1的延迟时间，以利说明。

如图6所示，第三前置d触发器630的重置端r接收操作电压vcc，代表第三前置d触发器630一直在对输出时钟exclk进行分频。如图7所示，当输出时钟exclk产生第一上升沿a时，第三前置d触发器630对输出时钟exclk进行分频，而产生第二信号s2。根据本发明的一实施例，在此忽略输出时钟exclk至第二信号s2的延迟时间，以利说明。

接着，图6的相位检测器60利用第二信号s2的上升沿对第一信号s1进行采样，产生相位检测信号spd。如图7所示，由于第二信号s2的第一上升沿a对应至第一信号s1的低电平，因此相位检测器60输出的相位检测信号spd为低电平。图1的控制电路140根据低电平的相位检测信号spd，控制延迟线110减少迟滞时间td，使得第二信号s2的第一上升沿a与第一信号s1的第一上升沿b，也就是输出时钟exclk的第一上升沿a与参考时钟refclk的第二上升沿b对齐。

根据本发明的一实施例，如图7所示，输出时钟exclk的第一上升沿a与参考时钟refclk的第二上升沿b相差超过一个时钟周期ts且在两个时钟周期ts内，代表在参考时钟refclk与输出时钟exclk的相位差的绝对值超过一个时钟周期ts的情况下，图6的前置处理电路600仍能将输出时钟exclk与参考时钟refclk同步。

根据本发明的另一实施例，当参考时钟refclk以及输出时钟exclk的相位差的绝对值不大于两倍的时钟周期ts时，图6的前置处理电路600能将参考时钟refclk与输出时钟exclk同步。

图8是本发明的一实施例所述的d触发器的电路图。根据本发明的一实施例，d触发器800对应至图2的相位d触发器210以及图6的第一前置d触发器610、第二前置d触发器620以及第三前置d触发器630。

如图8所示，d触发器800包括第一传输门t1、第一与非门nand1、第一反相器inv1、第二传输门t2、第三传输门t3、第二反相器inv2、第二与非门nand2、第四传输门t4以及第三反相器inv3。

第一传输门t1根据时钟输入端clk的信号，将输入端d的信号提供至第一内部节点i1。第一与非门nand1对重置端r的信号以及第一内部节点i1的信号进行非及运算，而输出第二内部节点i2的信号。第二传输门t2根据时钟输入端clk的信号，将经第一反相器inv1处理的第二内部节点i2的信号，提供至第一内部节点i1。

第三传输门t3根据时钟输入端clk的信号，将第二内部节点i2的信号提供至第四内部节点i4。第二反相器inv2将第四内部节点i4的信号反相，而产生输出端q的信号。第二与非门nand2对重置端r的信号以及输出端q的信号进行非及运算，而产生第五内部节点i5的信号。第四传输门t4根据时钟输入端clk的信号，将第五内部节点i5的信号提供至第四内部节点i4。

第三反相器inv3则将输出端q的信号反相，而产生反相输出端qb的信号。根据本发明的一实施例，当重置端r的信号为高电平时，d触发器800才可正常动作。根据本发明的另一实施例，当重置端r的信号为低电平时，输出端q为低电平。

图9是本发明的一实施例所述的延迟线所包括的延迟单元的方块图。根据本发明的一实施例，图1的延迟线110包括串联的多个图9所示的延迟单元900。如图9所示，延迟单元900包括延迟输入端din以及延迟输出端do，其中延迟输入端din接收延迟时钟dyclkin，延迟输出端do输出延迟输出时钟dyclkout。当该延迟单元900为延迟线110中的首个延迟单元，该延迟输入端din接收的延迟时钟dyclkin即前述参考时钟refclk，当该延迟单元900为延迟线110中的其他延迟单元，则该延迟输入端din接收到的延迟时钟dyclkin为前一延迟单元的延迟输出端do输出的延迟输出时钟dyclkout，前述输出时钟exclk则是多个延迟单元900各自产生的延迟输出时钟dyclkout中的一个。

具体地，如图9所示，延迟单元900包括第一延迟p型晶体管mpd1、第一延迟n型晶体管mnd1、多个电容c0、c1、…、cm、多个开关sw0、sw1、…、swm、第二延迟p型晶体管mpd2以及第二延迟n型晶体管mnd2。第一延迟p型晶体管mpd1的栅极耦接至延迟输入端din，第一延迟p型晶体管mpd1的源极接收操作电压vcc，第一延迟p型晶体管mpd1的漏极耦接至第一延迟节点nd1。

第一延迟n型晶体管mnd1的栅极耦接至延迟输入端din，第一延迟n型晶体管mnd1的源极耦接至接地端，第一延迟n型晶体管mnd1的漏极耦接至第一延迟节点nd1。多个电容c0、c1、…、cm中的每一个皆耦接至接地端。多个开关sw0、sw1、…、swm中的每一个分别耦接于多个电容c0、c1、…、cm与第一延迟节点nd1的间，并根据延迟控制信号sc[0:m]，分别将多个电容c0、c1、…、cm中的每一个单独耦接至第一延迟节点nd1。

第二p型晶体管mpd2的栅极耦接至第一延迟节点nd1，第二p型晶体管mpd2的源极接收操作电压vcc，第二p型晶体管mpd2的漏极耦接至延迟输出端do。第二n型晶体管mnd2的栅极耦接至第一延迟节点nd1，第二n型晶体管mnd2的源极耦接至接地端，第二n型晶体管mnd2的漏极耦接至延迟输出端do。

根据本发明的一实施例，图1的延迟控制信号sc可以设置为m位，控制电路140利用该m位的延迟控制信号sc，即延迟控制信号sc[0]、sc[1]、…、sc[m]，分别将多个电容c0、c1、…、cm耦接至第一延迟节点nd1，或分别将多个电容c0、c1、…、cm与第一延迟节点nd1电性分离，以达成调整延迟线110的迟滞时间td的目的。

图10是本发明的另一实施例所述的延迟线所包括的延迟单元的方块图。根据本发明的一实施例，图1的延迟线110包括串联的多个图10所示的延迟单元1000。如图10所示，延迟单元1000包括延迟输入端din以及延迟输出端do，其中延迟输入端din接收参考时钟dyclkin，延迟输出端do输出延迟输出时钟dyclkout，当该延迟单元900为延迟线110中的首个延迟单元，该延迟输入端din接收的延迟时钟dyclkin即前述参考时钟refclk，当该延迟单元900为延迟线110中的其他延迟单元，则该延迟输入端din接收到的延迟时钟dyclkin为前一延迟单元的延迟输出端do输出的延迟输出时钟dyclkout，前述输出时钟exclk是该多个延迟单元1000输出的延迟输出时钟dyclkout中的一个。

将图10的延迟单元1000与图9的延迟单元900相比，图10的延迟单元1000中的多个电容c0、c1、…、cm被划分成两部分，分别耦接至第一延迟节点nd1以及延迟输出端do。根据本发明的一实施例，在电容个数相同的情况下，延迟单元1000所产生的最大的迟滞时间td大于延迟单元900所产生的最大的迟滞时间td。

图11是本发明的一实施例所述的时钟产生方法的流程图。如图11所示，首先利用图1的延迟线110产生迟滞时间td(步骤s1)；将参考时钟refclk延迟延迟线110所产生的迟滞时间td而产生输出时钟exclk(步骤s2)。

根据参考时钟refclk产生第一信号s1(步骤s3)；根据输出时钟exclk产生第二信号s2(步骤s4)；根据第一信号s1以及第二信号s2产生相位检测信号spd(步骤s5)。并且，根据相位检测信号spd控制延迟线110，而调整迟滞时间td(步骤s6)。

通过本发明所提出的延迟锁定回路以及时钟产生方法，能够突破现有技术中延迟锁定回路的相位差小于半个时钟周期的限制，并且将相位差扩大到一个时钟周期，甚至是两倍的时钟周期内，延迟锁定回路依然能够正常工作。

以上所述为实施例的概述特征。本领域技术人员应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或达成此处介绍的实施例的相同优点。本领域技术人员也应了解相同的配置不应背离本创作的精神与范围，在不背离本创作的精神与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所公开的实施例精神和范围一致。