一种PWM生成电路、处理电路及芯片的制作方法

本发明涉及信号调制技术领域，涉及一种pwm生成电路、处理电路及芯片。

背景技术：

pwm(pulsewidthmodulation)技术在工业自动化、机器人、精密数控机床、航空航天等诸多领域得到广泛应用。伺服电机控制系统，需要生成占空比可变的pwm信号驱动igbt、ipm等功率器件；机器人或数控机床等运动控制系统，运动控制卡和伺服驱动器间，可通过频率可变的pwm信号，传输位置控制指令。

pwm与pfm是dc/dc开关的两种控制方式，这类技术常用于一些模拟电路或外围电机进行控制。随着ic的集成度越来越高。市面上大部分的pwm电路有很多种实现方式，有一些通过方波振荡器或单限比较器等外围器件实现。在现有技术pwm的架构设计上，输出的pwm信号受cpu时序控制，软件中断流程较为复杂，浪费大量软件资源。

技术实现要素：

为克服上述问题，本发明提出了一种pwm生成电路。

一种pwm生成电路，该pwm生成电路应用于控制外部的电机系统的转速，pwm生成电路包括第二时钟预分频器和pwm信号生成器，第二时钟预分频器的分频输出端连接pwm信号生成器的数据输入端相连接；pwm信号生成器包括输出分频器和比较器，比较器的一个比较输入端与输出分频器的时钟输出端连接，比较器的另一个比较输入端与参考恒压源连接，输出分频器的输入端作为所述pwm信号生成器的数据输入端，比较器的信号输出端作为pwm生成电路的比较结果输出端。

进一步地，所述第二时钟预分频器的分频系数是可配置的。

一种pwm信号的处理电路，该处理电路应用于调节外部的电机系统，该处理电路包括pwm采样检测模块和pwm生成模块；pwm采样检测模块的时钟输入端与pwm生成模块的时钟输入端相连接；pwm信号采样检测模块包括滤波器、步长计数子模块、信号预分频器、速度检测器和第一时钟预分频器，其中，滤波器的信号输入端作为pwm信号采样检测模块的pwm信号输入端；pwm信号采样检测模块内部的连接关系是：滤波器的信号输出端同时与步长计数子模块的数据输入端和信号预分频器的时钟输入端连接，信号预分频器的时钟输出端与速度检测器的数据输入端相连接；速度检测器的时钟输入端与第一时钟预分频器的时钟输出端相连接，速度检测器的速度信号输出端作为pwm信号采样检测模块的输出端；pwm生成模块包括所述pwm生成电路，其中，所述pwm生成电路的比较结果输出端作为pwm生成模块的比较结果输出端。

进一步地，所述滤波器包括第一预设数量的d触发器和一个比较输出模块，第一预设数量的d触发器构成一个第一预设数量比特位的移位寄存器，第一预设数量的d触发器的时钟端连接于所述滤波器的时钟输入端，第一预设数量的d触发器的输出端q分别连接到比较输出模块的第一预设数量的数据输入端，移位寄存器的数据输入端作为滤波器的信号输入端，比较输出模块的数据输出端作为滤波器的信号输出端。

进一步地，在所述移位寄存器中，除了最右边的d触发器之外的每个d触发器的输出端接到右边一个d触发器的输入端，最右边的d触发器的输出端接入所述比较输出模块的一个数据输入端，最左边的d触发器的输入端作为移位寄存器的数据输入端。

进一步地，在所述移位寄存器中，除了最左边的d触发器之外的每个d触发器的输出端接到左边一个d触发器的输入端，最左边的d触发器的输出端接入所述比较输出模块的一个数据输入端，最右边的d触发器的输入端作为移位寄存器的数据输入端。

进一步地，所述第一预设数量设置为6，使得所述滤波器将输入的待处理pwm信号pwm_in中小于5个时钟周期的电平抖动都被作为毛刺滤掉，其中，所述时钟周期是所述待处理pwm信号pwm_in的抖动电平的脉冲周期。

进一步地，所述步长计数子模块内部包括步长计数器和方向寄存器，方向寄存器的输出端与步长计数器的使能端连接，步长计数器的计数输出端作为所述步长计数子模块的输出端，步长计数器的计数输入端作为所述步长计数子模块的数据输入端。

进一步地，所述速度检测器包括上升沿检测电路、脉宽计数器和中值平均模块；上升沿检测电路包括一个d触发器与一个与门，d触发器的输入端d连接与门的一个输入端，d触发器的反相输出端连接与门的另一个输入端；脉宽计数器的时钟端与d触发器的时钟端相连接，上升沿检测电路通过与门的输出端与脉宽计数器的复位端reset连接,脉宽计数器的数据输出端连接中值平均模块的数据输入端，中值平均模块的输出端作为所述速度检测器的速度信号输出端，上升沿检测电路的输入端作为所述速度检测器的数据输入端。

进一步地，2的所述脉宽计数器的位宽数值次幂大于所述脉宽计数器的时钟输入端的信号频率与所述d触发器的输入端d的信号频率的比值。

一种芯片，该芯片内部包括所述处理电路。

与现有技术相比，通过所述pwm生成电路接收外部输出的采样时钟clk，并输出基于采样时钟clk的占空比可控的pwm输出信号pwm_out以调节外部的电机系统，不需要cpu参与调节分频处理操作，减小软件控制流程的复杂程度。

附图说明

图1为本发明实施例的一种pwm生成电路结构示意图。

图2为本发明实施例的pwm信号生成器的电路示意图。

图3为本发明实施例的一种pwm信号的处理电路结构示意图。

图4为本发明实施例的滤波器的电路示意图。

图5为本发明实施例的速度检测器的电路示意图。

图6为本发明实施例的过滤消抖的pwm信号脉宽的采样时序图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步说明：如图1所示，本发明实施例提供一种pwm生成电路，如图1所示，所述pwm生成电路包括第二时钟预分频器和pwm信号生成器，模块内部的连接关系是：第二时钟预分频器与所述pwm采样检测模块相连接，具体地，第二时钟预分频器与所述pwm采样检测模块内的第一时钟预分频器相连接，用于接收采样时钟clk；第二时钟预分频器，用于将接收的采样时钟clk分频处理以输出第二分频时钟信号clk_div2，在本实施例下，第二分频时钟信号clk_div2的时钟频率可以是72mhz、40mhz、20mhz或10mhz。第二时钟预分频器与pwm信号生成器相连接，用于将第二分频时钟信号clk_div2传输给pwm信号生成器；pwm信号生成器，用于接收参考电平信号level，并根据第二分频时钟信号clk_div2的分频值与参考电平信号level的比较结果产生pwm输出信号pwm_out，具体地，pwm信号生成器通过计数器将第二分频时钟信号clk_div2分频处理，然后再与参考电平信号level进行电平大小比较，当第二分频时钟信号clk_div2的分频值大于参考电平信号level的电平值时，pwm输出信号pwm_out为高电平，否则，pwm输出信号pwm_out为低电平，在所述pwm生成电路的比较结果输出端输出pwm输出信号pwm_out。

如图2所示，所述pwm信号生成器包括输出分频器和比较器，比较器的一个比较输入端与所述输出分频器的时钟输出端连接，比较器的另一个比较输入端与参考恒压源连接，输出分频器的输入端作为所述pwm信号生成器的数据输入端，比较器的信号输出端作为所述pwm生成电路的比较结果输出端，参考恒压源提供所述参考电平信号level。所述输出分频器用于接收所述第二分频时钟信号clk_div2，并对所述第二分频时钟信号clk_div2进行分频处理。在本发明实施例下所述输出分频器内部包括一个计数器，该计数器配置为10bit位宽的计数器，其分频系数为1024，故所述输出分频器将所述第二分频时钟信号clk_div2进行1024分频处理，当所述第二分频时钟信号clk_div2的时钟频率为72mhz时，所述输出分频器输出的分频值为72mhz/1024=70khz，可作为待比较的最高输出频率，使得所述pwm信号生成器输出的信号是以khz为单位的低频率的pwm输出信号。

如图2所示，由于所述比较器的一个比较输入端与所述输出分频器的时钟输出端连接，所述比较器的另一个比较输入端与所述参考恒压源连接，所以所述比较器的比较输入端分别连接所述输出分频器的分频值与所述参考电平信号level，用于根据所述第二分频时钟信号clk_div2的分频值与所述参考电平信号level的电平大小比较结果，输出对应的电平大小的pwm输出信号pwm_out，当所述分频值大于所述参考电平信号level的电平值时，pwm输出信号pwm_out为高电平；当所述分频值小于所述参考电平信号level的电平值时，pwm输出信号pwm_out为低电平。由于所述输出分频器的分频系数及输入的所述第二分频时钟信号clk_div2是可调节的，所以的pwm输出信号pwm_out的占空比是可控的，同时所述pwm生成电路也产生中断输出信号，辅助所述pwm采样检测模块控制外部的电机系统的转速。

本发明实施例还提供一种pwm信号的处理电路，所述处理电路包括pwm采样检测模块和所述pwm生成模块；所述pwm生成模块包括所述pwm生成电路，在本发明实施例下，所述pwm生成电路的内部连接关系等同于所述pwm生成模块内部的连接关系。

所述pwm采样检测模块的时钟输入端与所述pwm生成模块的时钟输入端相连接；所述pwm采样检测模块的pwm信号输入端用于捕获输入的待处理pwm信号pwm_in，所述pwm采样检测模块的时钟输入端用于接收外部系统时钟生成器输出的高频时钟信号clk_us，在本发明实施例下，待处理pwm信号pwm_in的频率范围是大于32hz而小于2khz，外部系统时钟生成器输出的高频时钟信号clk_us是周期为0.2us的时钟信号，通过相应精度的计数器发挥信号消抖作用；所述pwm采样检测模块用于输出基于待处理pwm信号的脉冲速度信号speed和对应的脉冲步长信号供外部的电机系统，作为反馈量使用。相对于现有技术，拓展pwm信号输出电路的应用功能。所述pwm生成模块用于接收外部系统时钟生成器输出的采样时钟clk，并输出基于采样时钟clk的占空比可控的pwm输出信号pwm_out；所述pwm采样检测模块与所述pwm生成模块共同连接于所述采样时钟clk；其中，采样时钟clk还可以来源于外部的ahb总线上的总线时钟，对应的时钟频率大小包括80mhz、40mhz或20mhz，使得所述pwm输出信号pwm_out满足各种电机控制系统的应用需求。当所述pwm采样检测模块为外部的电机系统提供脉冲速度信号speed和对应的脉冲步长信号时，外部的电机系统根据前述采样信号进行调整，具体是调节输出的采样时钟clk的频率大小、待处理pwm信号pwm_in和高频时钟信号clk_us，然后控制所述pwm生成模块输出对应占空比的pwm输出信号pwm_out，以完成对外部电机系统的转速调节控制。

如图3所示，所述pwm采样检测模块包括滤波器、步长计数子模块、信号预分频器、速度检测器和第一时钟预分频器，滤波器的信号输入端作为pwm信号采样检测模块的pwm信号输入端，速度检测器的速度信号输出端作为pwm信号采样检测模块的输出端；所述pwm采样检测模块内部的连接关系是：滤波器的信号输出端同时与步长计数子模块的数据输入端和信号预分频器的时钟输入端连接，信号预分频器的时钟输出端与速度检测器的数据输入端相连接；速度检测器的时钟输入端与第一时钟预分频器的时钟输出端相连接；滤波器的信号输入端用于捕获输入的待处理pwm信号pwm_in，滤波器的时钟输入端接收外部系统时钟生成器输出的高频时钟信号clk_us，并在高频时钟信号clk_us的驱动作用下，控制待处理pwm信号pwm_in过滤，再从所述滤波器的信号输出端输出基准pwm信号encoder。

由于高频时钟信号clk_us是可以配置的，所以，所述滤波器可以实现待处理pwm信号pwm_in中不同脉宽的电平抖动信号的过滤操作。滤波器的信号输出端同时与步长计数子模块的数据输入端和信号预分频器的时钟输入端连接，用于将基准pwm信号encoder传输给步长计数子模块和信号预分频器；信号预分频器用于将接收的基准pwm信号encoder分频处理以输出第一pwm信号encoder1，其中，所述信号预分频器支持并可配置成2分频、4分频或8分频的分频器；所述信号预分频器的时钟输出端与所述速度检测器的数据输入端相连接，用于将第一pwm信号encoder1传输给所述速度检测器，从而输出不同频率的第一pwm信号encoder1至所述速度检测器。第一时钟预分频器，用于控制接收的采样时钟clk分频得到第一分频时钟信号clk_div1,并将第一分频时钟信号clk_div1输出至速度检测器，在本实施例下，第一时钟预分频器的分频系数配置为16。所述速度检测器的时钟输入端与所述第一时钟预分频器的时钟输出端相连接，所述速度检测器在第一分频时钟信号clk_div1的驱动作用下，通过检测第一pwm信号encoder1的上升沿来计数第一pwm信号encoder1的每个脉冲周期内对应的第一分频时钟信号clk_div1的脉冲个数，所述速度检测器使用第一分频时钟信号clk_div1来对第一pwm信号encoder1进行采样检测，并将所述脉冲个数进行中值平均处理，完成所述脉冲个数的降噪处理，降低噪声信号对待处理pwm信号pwm_in的脉冲速度测量值的影响，从而为外部的电机系统提供更高精度的脉冲速度信号，以便提供电机系统的转速的反馈信号。由于所述速度检测器的速度信号输出端作为所述pwm信号采样检测模块的输出端，所以在所述速度检测器的速度信号输出端输出脉冲速度信号speed。

所述滤波器包括第一预设数量的d触发器和一个比较输出模块，所述滤波器包括第一预设数量的d触发器和一个比较输出模块，第一预设数量的d触发器构成一个第一预设数量比特位的移位寄存器，第一预设数量的d触发器的时钟端连接于所述滤波器的时钟输入端，第一预设数量的d触发器的输出端（q）分别连接到比较输出模块的第一预设数量的数据输入端，移位寄存器的数据输入端作为滤波器的信号输入端，比较输出模块的数据输出端作为滤波器的信号输出端。在本实施例下，所述第一预设数量设置为6，如图4所示，所述滤波器包括第一d触发器d1、第二d触发器d2、第三d触发器d3、第四d触发器d4、第五d触发器d5、第六d触发器d6和一个比较输出模块，前述6个d触发器构成一个6比特位的移位寄存器，前述6个d触发器的时钟端都接入高频时钟信号clk_us，第一d触发器d1的输出端q[0]、第二d触发器d2的输出端q[1]、第三d触发器d3的输出端q[2]、第四d触发器d4的输出端q[3]、第五d触发器d5的输出端q[4]和第六d触发器d6的输出端q[5]分别连接到比较输出模块的6个数据输入端，所述比较输出模块的数据输出端用于输出所述基准pwm信号encoder，从而保证所述pwm采样检测模块的稳定性。

作为一种实施例，在所述移位寄存器中，除了最右边的d触发器之外的每个d触发器的输出端接到右边一个d触发器的输入端，最右边的d触发器的输出端接入所述比较输出模块的一个数据输入端，最左边的d触发器的输入端作为移位寄存器的数据输入端。如图4所示，所述移位寄存器中的数据在所述高频时钟信号clk_us的驱动作用下依次逐位右移时，除了第六d触发器d6之外的每个d触发器的输出端接到右边一个d触发器的输入端d，第一d触发器d1的输入端d接入待处理pwm信号pwm_in。

作为另一种实施例，在所述移位寄存器中，除了最左边的d触发器之外的每个d触发器的输出端接到左边一个d触发器的输入端，最左边的d触发器的输出端接入所述比较输出模块的一个数据输入端，当所述移位寄存器中的数据在所述高频时钟信号clk_us的驱动作用下依次逐位左移时，除了最左边的d触发器之外的每个d触发器的输出端q接到左边一个d触发器的输入端d，最右边的d触发器的输入端d接入所述待处理pwm信号pwm_in。因为从所述高频时钟信号clk_us的上升沿加到触发器上开始到输出端新状态稳定地建立起来有一段延迟时间，所以当所述高频时钟信号clk_us同时加到所述第一预设数量的d触发器上时，每个d触发器接收的都是左边（或右边）一个d触发器中原来的数据，然后所述移位寄存器中的数据依次右移（或左移）一位。

所述比较输出模块的内部逻辑关系为：当所述比较输出模块的6个数据输入端全为0时，即6个触发器的输出端对应的6比特位信号q[5：0]=0时，所述比较输出模块输出的所述基准pwm信号encoder为低电平；当所述比较输出模块的6个数据输入端全为1时，即6个触发器的输出端对应的6比特位信号q[5：0]=6’b111111时,所述比较输出模块输出的所述基准pwm信号encoder为高电平；当所述比较输出模块的第一预设数量的数据输入端中既有0也有1时，即q[5：0]！=0且q[5：0]！=6’b111111时，所述比较输出模块输出的所述基准pwm信号encoder保留原来的电平状态不变。

优选地，所述第一预设数量设置为6，使得所述滤波器将所述待处理pwm信号pwm_in中小于5个时钟周期的电平抖动都被作为毛刺滤掉，其中，所述时钟周期是所述待处理pwm信号pwm_in的抖动电平的脉冲周期。如果所述待处理pwm信号pwm_in存在小于一定宽度的脉冲需要滤除，如1us的抖动电平脉冲需要滤除时，所述滤波器可以由6个延迟时间为0.2us的d触发器和一个所述比较输出模块构成，6个延迟时间为0.2us的d触发器构成一个6比特位的移位寄存器。在对所述待处理pwm信号pwm_in消抖之前，所述比较输出模块的第一预设数量的输入端为全1或全0，所述比较输出模块输出的所述基准pwm信号encoder对应地为高电平或低电平；在对所述待处理pwm信号pwm_in消抖期间，所述比较输出模块的第一预设数量的输入端既存在1又存在0,所述比较输出模块输出的所述基准pwm信号encoder保留原来的电平状态不变，可判定此期间为稳定的电平信号。在对所述待处理pwm信号pwm_in消抖之后，所述比较输出模块的第一预设数量的输入端为全1或全0，所述比较输出模块输出的所述基准pwm信号encoder对应地为高电平或低电平。从而可以对输入信号进行了抑噪处理，小于5个系统时钟周期的电平抖动都将被滤除，有效降低输入的pwm信号的高次谐波能量，降低外部电机系统的电磁干扰，具有很强的实用性。

所述步长计数子模块内部包括步长计数器和方向寄存器，方向寄存器的输出端与步长计数器的使能端连接，步长计数器的计数输出端作为所述步长计数子模块的输出端，步长计数器的计数输入端作为所述步长计数子模块的数据输入端。所述方向寄存器用于输出加减控制信号，作为“加”或者“减”的开关的方向控制信号，所述方向寄存器输出的加减控制信号与所述步长计数器连接。若所述加减控制信号置为1时，所述步长计数器用于在每个脉冲周期作加1计数，所述步长计数子模块检测所述基准pwm信号encoder的一个上升沿信号时，所述步长计数器从0开始加1计数，同时保留当前计数值到所述步长计数器内置的寄存器中，从而为外部电机控制系统提供基于所述待处理pwm信号pwm_in的步数值，代表电机转动得到的路程值；当所述步长计数器的计数值达到最大值后，所述步长计数器溢出，产生一个时钟周期的tick脉冲信号，所述步长计数器从0重新开始加1计数。若所述加减控制信号置为0时，所述步长计数器用于在每个脉冲周期作减1计数，所述步长计数子模块检测所述基准pwm信号encoder的一个上升沿信号时，所述步长计数器从预置计数值开始作减1计数，同时保留当前计数值到所述步长计数器内置的寄存器中，从而为外部电机控制系统提供基于所述待处理pwm信号pwm_in的步数值，代表电机转动的路程值；当所述步长计数器的计数值减小到0后，所述步长计数器溢出（即当前计数值为0），产生一个时钟周期的tick脉冲信号，所述步长计数器加载所述预置计数值，再重新开始减1计数。

优选地，所述步长计数子模块中的所述步长计数器设置为32位计数器，不需要对计数值作符号处理。

如图5所示，所述速度检测器包括上升沿检测电路、脉宽计数器和中值平均模块，用来通过测量所述待处理pwm信号pwm_in的周期来实现测量电机转动的速度值，实际上是测量所述待处理pwm信号pwm_in的两个上升沿之间的时间宽度。所述上升沿检测电路包括一个d触发器与一个与门，d触发器的输入端d连接与门的一个输入端，d触发器的反相输出端连接与门的另一个输入端；所述脉宽计数器的时钟端与d触发器的时钟端相连接，所述上升沿检测电路通过所述与门的输出端与所述脉宽计数器的复位端reset连接。脉宽计数器的数据输出端连接中值平均模块的数据输入端，中值平均模块的输出端作为所述速度检测器的速度信号输出端，上升沿检测电路的输入端作为所述速度检测器的数据输入端。d触发器的输入端d用于接收所述第一pwm信号encoder1，所述第一pwm信号encoder1是所述基准pwm信号encoder分频处理得到的；d触发器的时钟端用于接收所述第一分频时钟信号clk_div1，所述第一分频时钟信号clk_div1是所述高频时钟信号clk_us分频得到的。当d触发器的输入端d处的第一pwm信号encoder1在第一时刻为低电平信号时，d触发器锁存住第一pwm信号encoder1在第一时刻的低电平信号，经过所述第一分频时钟信号clk_div1的一个时钟周期后，d触发器的反相输出端输出高电平信号，如果同一时刻下d触发器的输入端d变为高电平信号，即与门的两个输入端同时为高电平信号，所述上升沿检测电路通过与门输出高电平信号，此时可判定第一pwm信号encoder1为上升沿信号，并输出至所述脉宽计数器的复位端reset。

在所述第一分频时钟信号clk_div1的驱动下，当所述脉宽计数器采样检测到所述第一pwm信号encoder1的上升沿信号时，将所述上升沿信号作为复位信号输入进行计数，每输入一个所述复位信号，所述脉宽计数器根据所述第一分频时钟信号clk_div1的脉冲个数计数一次，从而获得所述第一pwm信号encoder1的一个脉冲周期内对应的所述第一分频时钟信号clk_div1的脉冲个数。如图6所示，所述脉宽计数器每检测到所述第一pwm信号encoder1的一个上升沿信号，所述第一分频时钟信号clk_div1已经跨越4个时钟周期，所述脉宽计数器在原计数值的基础上加4，作为当前计数值；在所述第一pwm信号encoder1的两个上升沿信号之间，所述第一分频时钟信号clk_div1的脉冲个数为4，所述脉宽计数器使用4个所述第一分频时钟信号clk_div1的时钟周期去采样一个脉冲周期的所述第一pwm信号encoder1。在图6中，所述第一pwm信号encoder1的两个上升沿信号对应的虚线所框定的4个所述第一分频时钟信号clk_div1的脉冲，作为衡量所述第一pwm信号encoder1的脉宽的标准，进而测得所述待处理pwm信号pwm_in对应的电机转速。现有技术条件下使用时钟边沿使能信号的方式驱动所述脉宽计数器进行计数，但会存在时钟不同步的问题，本发明实施例通过所述上升沿检测电路来驱动所述脉宽计数器对所述第一pwm信号encoder1的脉宽计数，实际是通过边沿检测使能信号驱动所述脉宽计数器在高频时钟信号下进行计数，使得时钟同步，提高所述第一pwm信号encoder1的脉冲周期采样的精度。

优选地，2的所述脉宽计数器的位宽数值次幂大于所述脉宽计数器的时钟输入端的信号频率与所述d触发器的输入端d的信号频率的比值。所述第一分频时钟信号clk_div1的最高输入频率为80mhz，在本发明实施例下所述第一分频时钟信号clk_div1设置为20mhz。为了实现所述第一分频时钟信号clk_div1同步采样所述第一pwm信号encoder1的上升沿信号，所述第一分频时钟信号clk_div1与所述第一pwm信号encoder1的比值与所述脉宽计数器的位宽存在幂次方关系，当所述第一pwm信号encoder1时钟频率为32hz，则所述第一分频时钟信号clk_div1的时钟频率与所述第一pwm信号encoder1的时钟频率的比值为625000。因为2的20次幂比625000大，所以将所述脉宽计数器的位宽设置为20比特位，从而满足2的所述脉宽计数器的位宽数值次幂大于所述第一分频时钟信号clk_div1的时钟频率与所述第一pwm信号encoder1的时钟频率的比值；由于所述高频时钟信号clk_us最高时钟频率为80mhz,是20mhz的4倍，所以当所述高频时钟信号clk_us一分频获得所述第一分频时钟信号clk_div1，且所述第一pwm信号encoder1时钟频率保留为为32hz时，需将所述脉宽计数器的位宽增大2比特位，所述位宽数值设置为22比特位，这由所述脉宽计数器内置的相关寄存器进行预留配置，并在所述高频时钟信号clk_us输入的前提下加载对应的位宽数值。所述上升沿检测电路的d触发器接收所述第一分频时钟信号clk_div1的频率较高，可以增强上升沿检测的效率，虽然不能滤去跳变的杂波，但所述第一pwm信号encoder1已经过消抖处理，故杂波影响不大。

所述脉宽计数器的数据输出端连接所述中值平均模块的数据输入端，所述脉宽计数器输出的所述脉冲个数的信号连接至所述中值平均模块；所述中值平均模块内部包括一个计数采样寄存器，用于实时存储所述脉宽计数器输出的所述脉冲个数；所述中值平均模块连接所述脉宽计数器，所述中值平均模块控制所述脉冲个数与所述计数采样寄存器存储的第二预设数量的脉冲个数进行大小比较，并根据比较结果进行排序，然后选其中值代表所述脉冲速度信号speed；其中，所述第二预设数量的脉冲个数是所述第一pwm信号encoder1中，已经被采样检测过的所述第二预设数量的脉冲周期内对应的所述第一分频时钟信号clk_div1的脉冲个数。本实施例下的所述中值平均模块有利于消除信号噪声对所述脉冲个数的影响，避免测得的所述第一pwm信号encoder1的脉宽出现过大或过小的现象，从而为外部电机系统采集稳定的速度信号。

一种芯片，该芯片内部集成前述处理电路，所述处理电路包括所述pwm采样检测模块和所述pwm生成模块；所述pwm采样检测模块捕获芯片外部输入的待处理pwm信号pwm_in，接收芯片内部的系统时钟生成器输出的高频时钟信号clk_us，并向芯片外部输出基于待处理pwm信号的脉冲速度信号speed。所述pwm生成模块用于接收芯片内部的系统时钟生成器输出的采样时钟clk，并输出基于采样时钟clk的占空比可控的pwm输出信号pwm_out，所述pwm采样检测模块与所述pwm生成模块共同连接于所述采样时钟clk。相对于现有技术，该芯片内部集成前述速度检测器，所述芯片用于为外部的电机系统提供脉冲采样速度。相对于现有技术，该芯片内部集成前述pwm生成电路，在较少软件资源的前提下输出占空比可控的pwm信号。

以上所描述的装置实施方式仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施方式方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。