一种分路实现高速数据累加电路的制作方法

本实用新型涉及电路设计领域，具体来说，涉及一种分路实现高速数据累加电路。

背景技术：

在大规模集成电路设计中，随着数据位宽的不断增大，逻辑的复杂度增加和时钟频率的变快。通常为了设计的正确性而不得不去提高工艺的先进性，更先进的工艺同时意味着更高的价钱。因而在不提高工艺的条件下，通过创新的电路结构设计来合乎更高的频率要求，这是一个巨大的挑战。

如图2所示，输入频率字din在每一个工作时钟周期内做一次加法：同上一次的累加值sum做加法；随着频率字位宽的增大和时钟频率的加快，在一个时钟周期内要完成两个大数的加法在现有的工艺条件下将变得越来越困难，甚至没有可能，通常的做法就是提高工艺条件；提供更快的逻辑单元来实现更高的速度。

在高速DDS数模转换电路设计中，频率累加器是设计中的一个时钟瓶颈电路：频率累加器要求一个时钟周期就要累加一个频率字。因而随着频率字的精度要求越来越高，频率字的位宽也越来越大，而且数模转换的速率也要求越来越高。设计的挑战也越来越大。

针对相关技术中的问题，目前尚未提出有效的解决方案。

技术实现要素：

本实用新型的目的是提供一种分路实现高速数据累加电路，以克服现有相关技术所存在的上述技术问题。

本实用新型技术方案是这样实现的：

一种分路实现高速数据累加电路，包括din输入信号、clk时钟信号、 clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出Q端以及第二选择器的输入D端连接，所述第二选择器的输入D端分别与所述第二选择器输出QN端连接、所述第一累加器的输出Q端以及第一加法器的输入端连接，所述clk输入信号分别与所述第一累加器的输入CLK端和第二累加器的输入CLK端连接，所述第二累加器的输出Q端与所述第一加法器的输入端连接，通过二分频电路产生数据选择信号dsel，通过这个数据选择信号dsel选择从输入频率字信号din依次间隔提取出din_1和din_2；并分别延迟一个时钟得到din_1_d信号和din_2_d信号；

所述din_1_d信号和所述din_2_d信号分别与所述第一加法器连接，所述第一加法器的输出信号与所述第三累加器的输入D端连接，所述第三累加器的输出Q端与所述第二加法器的输入端连接，所述第二加法器的输出端与所述第四累加器的输入D端连接，所述笫四累加器的输出Q端与所述第二加法器的输入端连接，所述clkdiv2输入信号分别与所述第三累加器的输入CLK端和所述第四累加器的输入CLK端连接，将din_1_d和din_2_d 相加，相加的结果add0在二分频时钟周期下进行累加，得到累加值sum0，将din_1和din_2_d相加，相加的结果add1在二分频时钟周期下进行累加，得到累加值sum1，将两个在二分频时钟周期下累加得到的累加值sum0和 sum1通多第三选择器依次选择合并成一个sum信号输出，即得到完整的频率累加值。

综上所述，本实用新型的有益效果是：首先通过二分频电路产生数据选择信号dsel；其次通过dsel选择从输入信号din依次间隔提取出din_1和 din_2；并分别延迟一个时钟得到din_1_d信号和din_2_d信号；通过din_1_d 和din_2_d相加，相加的结果在二分频时钟周期下进行累加；din_1和 din_2_d相加，相加的结果在二分频时钟周期下进行累加；最后两个在二分频时钟周期下累加得到的累加值通多dsel信号合并成一个sum信号输出，即得到完整的频率累加值，通过改进电路结构的方式而不是提高工艺来满足设计的要求。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1中(a)和(b)图是根据本实用新型实施例的一种分路实现高速数据累加电路的总电路图；

图2是现有高速DDS数模转换电路设计中，频率累加器的电路图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本实用新型保护的范围。

根据本实用新型的实施例，提供了一种分路实现高速数据累加电路。

如图1所示，一种分路实现高速数据累加电路，包括din输入信号、clk 时钟信号、clkdiv2输入信号、第一选择器、第一累加器、第二选择器、第二累加器、第一加法器、第三累加器、第二加法器、第四累加器和第三选择器，其中，所述第一选择器、所述第二选择器和所述第三选择器均包括输入D端、输入CLK端、输出Q端和输出QN端，所述din输入信号与所述第一选择器的输入CLK端连接，所述第一累加器、所述第二累加器、所述第三累加器和所述第四累加器均包括输入D端、输入CLK端和输出Q 端，所述第一选择器的输出Q端与所述输入D1端连接，所述第一选择器输入D端分别与所述第一选择器输出QN端连接、所述第一累加器的输出 Q端以及第二选择器的输入D端连接，所述第二选择器的输入D端分别与所述第二选择器输出QN端连接、所述第一累加器的输出Q端以及第一加法器的输入端连接，所述clk输入信号分别与所述第一累加器的输入CLK 端和第二累加器的输入CLK端连接，所述第二累加器的输出Q端与所述第一加法器的输入端连接，通过二分频电路产生数据选择信号dsel，通过这个数据选择信号dsel选择从输入频率字信号din依次间隔提取出din_1和 din_2；并分别延迟一个时钟得到din_1_d信号和din_2_d信号；

所述din_1_d信号和所述din_2_d信号分别与所述第一加法器连接，所述第一加法器的输出信号与所述第三累加器的输入D端连接，所述第三累加器的输出Q端与所述第二加法器的输入端连接，所述第二加法器的输出端与所述第四累加器的输入D端连接，所述第四累加器的输出Q端与所述第二加法器的输入端连接，所述clkdiv2输入信号分别与所述第三累加器的输入CLK端和所述第四累加器的输入CLK端连接，将din_1_d和din_2_d 相加，相加的结果add0在二分频时钟周期下进行累加，得到累加值sum0，将din_1和din_2_d相加，相加的结果add1在二分频时钟周期下进行累加，得到累加值sum1，将两个在二分频时钟周期下累加得到的累加值sum0和 sum1通多第三选择器依次选择合并成一个sum信号输出，即得到完整的频率累加值。

综上所述，借助于本实用新型的上述技术方案，本实用新型能够通过利用齿轮装置加速的效果和杠杆省力的原理，拉动扇形齿轮15底端通过传动的方式使垃圾箱箱体2倾斜，从而达到方便清理的作用，避免了清洁工人直接接触垃圾，保证了工人们的健康，活性盖20的使用防止了垃圾散发出异味，垃圾箱用车轮18的使用也使本实用新型方便转移和托运，本实用新型结构简单，方便清理，功能多而又实用。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。