具有精确分裂电容的SARADC的制作方法

本发明涉及逐次逼近型模数转换器(successiveapproximationanalog-to-digitalconverter，saradc)，并且更具体地，涉及sardac的数模转换部分中的分裂电容阵列。

背景技术：

图1是可以应用于本发明的实施例的示例n位sardac10的框图。sardac10包括逐次逼近寄存器(successiveapproximationregister,sar)逻辑电路102、数模转换器(digital-to-analogconverter，dac)104和电压比较器106。dac104根据来自sar逻辑电路102的n个数字数据位(d0，……，dn-1)对模拟输入信号vin进行加权并产生模拟输出信号vdac。比较器106将模拟输出信号vdac与模拟输入信号vin进行比较，并将比较结果16提供给sar逻辑电路102。sar逻辑电路102根据已知的逐次逼近原理连续处理比较结果并以并行形式或串行形式输出数字输出信号。逐次逼近过程可以如下：首先将msb位初始化为1，由dac104将其转换为模拟输出信号vdac。比较器106将信号vdac与模拟输入信号vin进行比较，如果vin>vdac，则设置msb位(逻辑1或高逻辑)，否则，将msb位设置为0(零或低逻辑)，然后设置下一个最高(msb-1)位，并重复该过程直到lsb位被测试。然后，sar逻辑电路102在转换结束(endoftheconversion,eoc)之后以并行形式或串行形式输出数字输出信号105。

图2是包括二进制加权电容阵列dac204的传统n位saradc20。参考图2，二进制加权电容阵列dac204包括多个二进制加权电容c0，……，cn-1，它们连接到输入电压信号vin以供采样。例如，如果c0是具有单位电容值c的电容，c1＝2c，c2＝4c，c3＝8c，……，cn-1＝2^n-1c。n位saradc20还包括n个开关s0，s1，s2，……，sn-1，其中n等于二进制加权电容阵列中的加权电容的数量。n个开关中的每一个都控制相应电容到参考电压vref、输入电压vin或地电位的连接。在采样阶段期间，n个开关处于位置1并且n个电容连接到输入电压vin。在保持阶段和转换阶段期间，n个开关根据它们各自的数字数据位处于位置2或3。例如，对于第一开关s0，如果其数据位d0是逻辑0，则开关s0处于位置3，并且如果数据位d0是逻辑1，则开关s0处于位置2。因此，到每个电容c0至cn-1的输入是参考电压vref的二进制加权表示。

n位saradc的这种实现方式具有显著的缺点。对于具有高位分辨率的saradc转换器，由于二进制缩放，msb电容(即cn-1)和lsb电容(即，c0)之间的比率随着位数(即，分辨率)呈指数增加。此外，大电容值增加了加权电容阵列所需的硅面积以及在操作的采样阶段期间的输入电容。例如，在采样阶段期间，该实现方式的输入电容是所有n个电容c0至cn-1的总和(即，c+2c+4c+……+2^n-1c)。此外，n位saradc要求msb电容cn-1是单位电容值c的2^n-1倍。例如，10位saradc要求msb电容的值是单位电容值的1023倍。单元电容和msb电容之间的大比例变得太大，以至于其实现方式不再可行。

因此，需要一种新颖的电路和方法来减小随位数呈指数增加的输入电容和硅面积。

技术实现要素：

根据本发明的一个方面，一种电容阵列包括包括k个电容的第一阵列，所述k个电容耦合到第一节点并且具有是单位电容值的二进制加权倍数的电容，包括m个电容的第二阵列，所述m个电容耦合到第二节点并且具有是所述单位电容值的二进制加权倍数的电容，耦合电容，其设置在所述第一节点和所述第二节点之间，和可微调的接地电容，其耦合在所述第一节点和地电位之间。

根据本发明的另一方面，n位模数转换器(analog-to-digitalconverter，adc)包括电容阵列，其被配置为接收模拟输入信号并输出模拟输出信号，比较器，其耦合到所述电容阵列，并被配置为响应于所述模拟输出信号提供数字比较结果，逐次逼近寄存器sar逻辑电路，其被配置为接收所述数字比较结果并向所述电容阵列提供多个数字数据信号。所述电容阵列包括包括k+1个电容的第一阵列，所述k个电容耦合到第一节点并且具有是单位电容值的二进制加权倍数的电容，包括m个电容的第二阵列，所述m个电容耦合到第二节点并且具有是所述单位电容值的二进制加权倍数的电容，耦合电容，其设置在所述第一节点和所述第二节点之间的耦合电容，和接地电容，其耦合在所述第一节点和地电位之间。变量k、m和n是整数，并且k+m＝n。

根据本发明的又一方面，一种模数信号转换的方法包括提供包括k个电容的第一阵列，所述k个电容耦合到第一节点并且具有是单位电容值的二进制加权倍数的电容，提供包括m个电容的第二阵列，其所述m个电容，通过耦合电容耦合所述第一节点和所述第二节点，以及通过接地电容将第一节点耦合到地电位。

在一个实施例中，该方法还包括微调所述接地电容，以使所述耦合电容和所述微调的接地电容的组合具有等于所述单位电容值的电容值。

以下描述与附图一起将提供对所要求保护的发明的本质和优点的更好理解。

附图说明

附图形成本公开的一部分，其描述了本发明的示例性实施例。附图与说明书一起将解释本发明的原理。

图1是可以应用于本发明的实施例的示例n位sardac10的框图。

图2是传统的n位saradc，包括二进制加权电容阵列dac，如本领域中已知的。

图3是可用于描述本发明的实施例的n位saradc转换器的框图。

图4是根据本发明的实施例的n位saradc转换器的框图。

图5是根据本发明的实施例的可用作为图4中的接地电容的微调电容的示意图。

图6是根据本发明的实施例的电容结构的电容值的变化的曲线图，该电容结构是耦合电容cc和接地电容cg的组合。

图7是示出根据本发明的实施例的用于提供模数转换的方法的流程图。

图8是示出根据本发明的实施例的用于微调接地电容cg的方法的简化框图。

具体实施方式

在以下描述中，提供了许多具体细节以便透彻理解本发明。然而，本领域技术人员应该理解，可以在没有这些细节中的一个或多个的情况下实现本发明。在其他示例中，为了简明，将不描述本领域中已知的特征和技术。

应当理解，附图未按比例绘制，并且相似的附图标记用于表示相似的元件。这里参考功能框图描述了本发明的实施例，这些功能框图是本发明的理想化实施例(和中间结构)的示意图。

如本文所使用的，术语“一”、“一个”和“该”可包括单数和复数引用。将进一步理解，当在本说明书中使用术语“包含”、“包括”、“具有”及其变体时，指定所说明的特征、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、步骤、操作、元件、组件和/或其组。相反，当在本说明书中使用术语“由...组成”时，指定所说明的特征、步骤、操作、元件和/或组件，并且排除附加特征、步骤、操作、元件和/或组件。此外，如本文所使用的，词语“和/或”可以指代并涵盖一个或多个相关所列项目的任何可能组合。

应当注意，在附图中，附图标记和字母表示相似的项目，因此，一旦在附图中定义了项目，其描述将不再在下面的附图中重复。

图3是可用于描述本发明的实施例的n位saradc转换器30的框图。参考图3，耦合电容cc被引入图2的电容阵列中，将电容阵列分成两个小电容阵列，lsb电容阵列304和msb电容阵列305。耦合电容cc具有等于电容c0的电容值，电容c0具有单位电容值c。如图3所示，lsb电容阵列304具有k+1(从c0到ck)个电容，并且msb电容阵列305具有m(从k+1到k+m)个电容，其中k和m是整数。lsb电容阵列304和msb电容阵列305中的电容是二进制加权的。即，c0＝c，c1＝2c，c2＝4c，……，ck＝2^kc，并且ck+1＝c0＝c，ck+2＝c1＝2c，……，并且ck+m＝2^mc。lsb电容阵列304的设计有两种选择。在一个实施例中，在n位sardac转换器30具有偶数个位的情况下，k表示偶数，m表示奇数。lsb电容阵列304具有奇数k+1个加权电容，并且msb电容阵列具有奇数m个加权电容，并且k+1和m的总和等于n，即k+1+m＝n，n是n位saradc转换器30的位数(分辨率)。例如，对于10位sardac，n＝10，k＝4(偶数)，m＝5(奇数)，并且k+1+m＝n。在该实施例中，lsb电容阵列304和msb电容阵列具有相同数量的电容。

在一个实施例中，在n位sardac转换器30具有奇数个位的情况下，k表示奇数，并且m表示偶数。lsb电容阵列304具有偶数k+1个加权电容，msb电容阵列具有偶数m个加权电容，并且k+1和m之和等于n，即k+1+m＝n，n是n位saradc转换器30的位数。例如，对于11位sardac，n＝11，k＝5(奇数)，m＝5(奇数)，并且k+1+m＝n。

在该实施例中，变量k和m可以通过以下等式确定：

如果n是偶整数，则m＝n/2，并且k＝n-1-m，

如果n是奇整数，则m＝(n-1)/2，并且k＝n-1-m。

例如，对于n＝10(偶整数)，m＝10/2＝5，并且k＝10-1-5＝4。对于n＝11(奇整数)，m＝(11-1)/2＝5，k＝11-1-5＝5。

该实施例具有在采样阶段期间显着降低的输入电容的优点。可以看出，总输入电容是2^mc，其中m是msb电容阵列305中的加权电容的数量。例如，当选择k+1和m的数量相同时，则总输入电容、硅面积以及最大电容和单位电容之间的比例可以大大降低。

n位saradc转换器30还包括多个开关s0，s1，……，sk，sk+1，……，sm，其控制lsb电容阵列304和msb电容阵列305中的相应电容的位置。在一个实施例中，在采样阶段期间，电容c0至ck接地，并且电容ck+1至ck+m耦合至模拟输入信号vin。在保持和转换阶段期间，电容c0至ck耦合到参考电压vref的加权版本。该实施例是有利的，因为总输入电容等于2^mc而不是图2的sardac20的2ⁿc。

加权电容可以实现为例如多晶硅电容、mos电容(也称为扩散多晶硅电容)、金属多晶硅电容和金属-金属电容。然而，该实现方式对节点a中以及节点a和节点b之间的寄生电容敏感，这可能导致dac阵列中的非线性，进而影响saradc30的差分非线性(differentialnon-linearity，dnl)。此外，耦合电容cc和单元电容c0之间的匹配存在巨大的挑战，因为这两个电容的实现方式不同。尽管c0电容接地，但耦合电容cc在节点a和节点b之间浮动。这对于高分辨率sardac尤其是一个问题，即dac中的电容阵列具有大量电容。在一些实施例中，可以微调耦合电容cc。一些微调解决方案是常用的。例如，一种这样的解决方案是可以在模具上执行的激光切割。然而，微调小尺寸的耦合电容cc是具有挑战性的。另外，耦合电容cc是浮动电容的事实进一步加剧了微调问题。

图4是根据本发明的实施例的n位saradc转换器40的框图。如图4所示，n位saradc转换器40包括电容阵列dac41、比较器42和sar逻辑电路43。电容阵列dac41包括具有k+1(0到k)个电容的lsb电容阵列404和具有m(k+1至m+k)个电容的msb电容阵列405，其中k和m是整数，并且k+1和m的和等于n(adc转换器的分辨率)，即k+1+m＝n，n是n位saradc转换器40的位数。lsb电容阵列403的k+1个电容(c0，c1，……，ck)是二进制加权，并且每个电容都具有耦合到节点a的末端。m个电容(ck+1，ck+2，……，ck+m)是二进制加权的，并且每个电容都具有耦合到节点b的末端。n位saradc转换器40还包括设置在节点a和节点b之间的耦合电容cc。n位saradc转换器40还包括多个开关s0，s1，……，sk，sk+1，……，sm，其控制lsb电容阵列404和msb电容阵列405中的相应电容的位置。在一个实施例中，在采样阶段期间，电容c0至ck接地，并且电容ck+1至ck+m耦合至模拟输入信号vin。在保持和转换阶段期间，电容c0至ck耦合到参考电压vref的加权版本。

如上所述，技术上难以将耦合电容cc微调为具有与电容c0相同的值，因为耦合电容cc是节点a和节点b之间的浮动电容，而电容c0耦合在输入信号vin、参考电压vref或地电位两两之间。参考图4，n位saradc转换器40还包括耦合在节点a和地电位之间的接地电容cg，并且被配置为与耦合电容cc一起形成电容结构，该电容结构的电容值等于电容co的电容值，即单位电容值c。因为电容cg是接地电容，所以微调接地电容cg比微调cc容易得多。sardac的线性度对cg的变化的灵敏度显著低于sardac的线性度对cc的变化的灵敏度。例如，对于5位lsb电容阵列，cg的电容值以步长0.32c的变化对应于cc的电容值变化0.01c。步长0.32c的变化可以比步长0.01c的变化容易实施。

以10位sardac转换器为例，即k+1＝5，m＝5。理想情况下，vin＝0或vref，cc＝co，cg＝0，dac的数字输入代码“i”的理想输出电压值videal是：

其中δv是步长(1lsb)。

在cc不等于co(cc≠co)的实际情况下，即cc＝co(1+ε)，并且使cg≠0，对应于数字输入代码“i”的实际输出电压值vreal是：

目标：找到值cg以获得线性输出值vlinear与所有可能的数字输入代码。获得完美线性度的条件是videal＝vreal。即：

或cg≈31xcoxε.(3)

如果误差ε为0.1，则cg＝3.1xco.

输出电压相对于接地电容cg的灵敏度通过以下等式计算：

输出电压相对于耦合电容cc的灵敏度通过以下等式计算：

两种灵敏度之间的比例是：

因此，sardac的线性度对接地电容cg的变化的灵敏度显著低于sardac的线性度对耦合电容cc的变化的灵敏度。

图5是根据本发明的实施例的可用作为图4中的接地电容cg的微调电容50的示意图。如图5所示，微调电容50包括并联连接的多个分支51，每个分支51包括在节点a和地电位之间串联连接的电容501和链路元件502。在一个实施例中，每个电容501可以具有2^kc/10的电容值，其中k+1是lsb电容阵列中的电容的数量。在一个实施例中，链接元件502可以是由多晶硅或金属材料制成的薄膜，其可以使用激光束切割开。在另一个实施例中，链接元件502可以是可以通过使电流流过它而熔断的熔丝。例如，如果希望在0.05c的范围内以0.01c的步长逐步线性校准耦合电容cc，则微调电容50(即，接地电容cg)将具有五个分支51，分支的每个电容具有0.32c的电容值。在又一个实施例中，链接元件502可以是片上电子开关，例如mos晶体管，传输门等。

图6是根据本发明的实施例的电容结构的电容值的变化的曲线图，该电容结构是耦合电容cc和接地电容cg的组合。x轴表示与地电位断开的电容501的数量，即，链接元件502已被切开或熔断。y轴表示电容结构的电容值变化，该电容结构是耦合电容cc和接地电容cg(微调电容50)的组合。

图7是说明根据本发明的实施例的用于提供具有n位数字输出信号的模数转换的方法70的流程图。方法70包括n位逐次逼近寄存器adc，例如saradc40。本领域技术人员将理解，描述该方法的顺序不应被解释为限制，并且任何数量的所描述的框可以以任何顺序组合以实现该方法。

在框71处，方法70可以包括提供包括耦合到第一节点的k+1个电容的第一阵列，该k+1个电容具有单位电容值的二进制加权倍数。

在框73处，方法70包括提供包括耦合到第二节点的m个电容的第二阵列，该m个电容具有该单位电容值的二进制加权倍数。在一个实施例中，变量k、m和n是整数，并且k+1和m的和等于n。在一个实施例中，如果n是偶数，则k+1＝m。在另一个实施例中，如果n是奇数，则k＝m。

在框75处，方法70包括使用耦合电容耦合第一节点和第二节点。

在框77处，方法70包括使用接地电容将该第一节点耦合到地电位。

在框79处，方法70包括微调接地电容，以使该耦合电容和该微调的接地电容的组合具有等于该单位电容值的电容值。

在一个实施例中，可以通过将对应于已知模拟电压信号的n位数字输入信号dn施加到电容阵列dac41以控制开关的位置来对接地电容进行微调。电容阵列41将响应于数字输入信号dn产生模拟输出信号vdac。然后通过模拟比较器将模拟输出信号vdac与已知的模拟电压信号进行比较，模拟比较器产生差电压作为其输出。然后将差电压转换成数字信号，以用于微调(例如，激光切割或熔断熔丝)接地电容cg。

图8是示出根据本发明的实施例的用于微调接地电容cg的方法的简化框图。参考图8，对应于已知模拟信号值的外部数字信号代码dn被施加到电容阵列dac41。然后，电容阵列dac41响应于数字信号代码dn产生模拟输出信号vdac。比较器82将模拟输出信号vdac与已知的模拟信号vanalog进行比较，并提供差电压vdiff83。k位模数转换器(adc)84将差电压vdiff83转换为用于微调接地电容cg的k位数字信号85。

尽管本文参考说明性实施例描述了本发明，但是该描述并不旨在以限制意义来解释。相反，说明性实施例的目的是使本领域技术人员更好地理解本发明的精神。为了不模糊本发明的范围，省略了众所周知的工艺和制造技术的许多细节。参考说明书，对于本领域技术人员来说，对说明性实施例以及其他实施例的各种修改是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改。

此外，可以有利地使用本发明的优选实施例的一些特征而无需相应地使用其他特征。因此，前面的描述应该被认为仅仅是对本发明原理的说明，而不是对其的限制。本领域技术人员将理解落入本发明范围内的上述实施例的变型。因此，本发明不限于上面讨论的特定实施例和图示，而是由所附权利要求及其等同物限制。