一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路及芯片的制作方法

本发明专利涉及电子领域，尤其是涉及一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路及芯片。

背景技术：

集成电路广泛应用于电子和计算机系统中，随着半导体工艺制程的多样化、专用芯片的功能差异化以及电路技术越来越先进，使得不同工作电压域的芯片之间的通信连接变得越来越普遍，这其中不同电压域芯片的通信连接就需要通过数字电平转换电路或芯片进行电平变换处理，方能完成可靠通信。传统的电平转换电路通常采用光耦隔离或漏极开路等结构外加上拉电阻来实现，但上拉电阻往往驱动能力不够，同时要实现双向电平转换则需要更复杂的外部电路以及占用更多的主控芯片控制端口和更大的电路板面积。因此，采用集成的单芯片数字电平转换芯片已成为了电路设计者的首选，比如德州仪器公司(texasinstruments)出品的sn74lvc系列和sn74avc系列双向电平转换芯片被广泛使用，但此系列芯片需要方向使能控制，额外占用主控芯片的控制端口，系统应用上不够精简与灵活，成本也较高。

技术实现要素：

本发明的目的是提供一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路及芯片，用于简化电子系统不同电压域芯片之间通信的电平转换结构，精简系统体积，降低成本。

为实现上述目的，本发明实施例提供以下技术方案：

在一方面，本发明实施例提供一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路，其包括第一电压域输入输出模块、第二电压域输入输出模块、第一电源端、第二电源端、第一输入输出端、第二输入输出端、第一复位端和第二复位端。

优选地，所述第一电压域输入输出模块包含第一逻辑电平转换模块、第一d触发器、第一时序产生模块、第一反相器、第一电阻、第三电阻、第一nmos、第一pmos和第三pmos，其中第一d触发器、第一时序产生模块、第一反相器采用第一电源端供电；所述第二电压域输入输出模块包含第二逻辑电平转换模块、第二d触发器、第二时序产生模块、第二反相器、第二电阻、第四电阻、第二nmos、第二pmos和第四pmos，其中第二d触发器、第二时序产生模块、第二反相器采用第二电源端供电。

优选地，所述第一时序产生模块和第二时序产生模块的电路结构相同，均包含时钟输入端(cd)、第一时钟输出端(c1)、第二时钟输出端(c2)、时序复位输入端(resetb)、时序使能输入端(enb)和时序控制输入端(ctrl)。

优选地，所述第一逻辑电平转换模块和第二逻辑转换模块的电路结构相同，均包含低压电源端(vl)、低压逻辑输入端(dl)、高压电源端(vh)和高压逻辑输出端(dh)。

优选地，所述第一d触发器和第二d触发器的电路结构相同，均包含触发数据输入端(d)、触发时钟输入端(clk)、锁存输出端(q)和锁存置位输入端(setb)。

优选地，所述第一电压域模块的第一pmos源极接第一电源端、漏极接第三pmos的源极和第一电阻的一端，第一电阻的另一端、第三电阻的一端、第三pmos的漏极及第一nmos的漏极共接于第一输入输出端，第三电阻的另外一端接第一反相器的输入端，第一nmos的源极接地，第一时序产生模块的第一时钟输出端(c1)和第二时钟输出端(c2)分别接第一pmos的栅极和第一nmos的栅极、时序使能输入端(enb)接第三pmos的栅极和第一d触发器的锁存输出端(q)，第一时序产生模块的时钟输入端(cd)和第一d触发器的触发时钟输入端(clk)接第一逻辑电平转换模块的高压逻辑输出端(dh)，第一时序产生模块的时序控制输入端(ctrl)、第一d触发器的触发数据输入端(d)、第一反相器的输出端共接于所述第二逻辑电平转换模块的低压逻辑输入端(dl)，第一时序产生模块的时序复位输入端(resetb)和第一d触发器的锁存置位输入端(setb)接第一复位端，第一逻辑电平转换模块的高压电源端(vh)接第一电源端、低压电源端(vl)接第二电源端。

优选地，所述第二电压域模块的第二pmos源极接第二电源端、漏极接第四pmos的源极和第二电阻的一端，第二电阻的另一端、第四电阻的一端、第四pmos的漏极及第二nmos的漏极共接于第二输入输出端，第四电阻的另外一端接第二反相器的输入端，第二nmos的源极接地，第二时序产生模块的第一时钟输出端(c1)和第二时钟输出端(c2)分别接第二pmos的栅极和第二nmos的栅极、时序使能输入端(enb)接第四pmos的栅极和第二d触发器的锁存输出端(q)，第二时序产生模块的时钟输入端(cd)和第二d触发器的触发时钟输入端(clk)接第二逻辑电平转换模块的高压逻辑输出端(dh)，第二时序产生模块的时序控制输入端(ctrl)、第二d触发器的触发数据输入端(d)、第二反相器的输出端共接于所述第一逻辑电平转换模块的低压逻辑输入端(dl)，第二时序产生模块的时序复位输入端(resetb)和第二d触发器的锁存置位输入端(setb)接第二复位端，第二逻辑电平转换模块的高压电源端(vh)接第二电源端、低压电源端(vl)接第一电源端。

优选地，所述第一复位端为逻辑低电平时，第一d触发器的锁存输出端(q)输出逻辑高电平，当第一复位端为逻辑高电平时，第一d触发器的触发时钟输入端(clk)在上升沿锁存触发数据输入端(d)的数字电平，并输出至锁存输出端(q)；所述第二复位端为逻辑低电平时，第二d触发器的锁存输出端(q)输出逻辑高电平，当第二复位端为逻辑高电平时，第二d触发器的触发时钟输入端(clk)在上升沿锁存触发数据输入端(d)的数字电平，并输出至锁存输出端(q)。

优选地，所述第一复位端为逻辑低电平时，所述第一时序产生模块的第一时钟输出端(c1)和第二时钟输出端(c2)均输出逻辑低电平；所述第二复位端为逻辑低电平时，所述第二时序产生模块的第一时钟输出端(c1)和第二时钟输出端(c2)均输出逻辑低电平。

优选地，在所述第一复位端为逻辑高电平的情况下：当所述第一时序产生模块的时序使能输入端(enb)等于逻辑低电平时，所述第一时序产生模块的第一时钟输出端(c1)和第二时钟输出端(c2)与第一时序产生模块的时钟输入端(cd)同相位，第一时序产生模块的第一时钟输出端(c1)上升沿提前于第二时钟输出端(c2)的上升沿、下降沿滞后于第二时钟输出端(c2)的下降沿；当所述第一时序产生模块的时序使能输入端(enb)等于逻辑高电平时，所述第一时序产生模块的第二时钟输出端(c2)输出逻辑低电平、第一时钟输出端(c1)跟随时序控制输入端(ctrl)。

优选地，在所述第二复位端为逻辑高电平的情况下：当所述第二时序产生模块的时序使能输入端(enb)等于逻辑低电平时，所述第二时序产生模块的第一时钟输出端(c1)和第二时钟输出端(c2)与第二时序产生模块的时钟输入端(cd)同相位，第二时序产生模块的第一时钟输出端(c1)上升沿提前于第二时钟输出端(c2)的上升沿、下降沿滞后于第二时钟输出端(c2)的下降沿；当所述第二时序产生模块的时序使能输入端(enb)等于逻辑高电平时，所述第二时序产生模块的第二时钟输出端(c2)输出逻辑低电平、第一时钟输出端(c1)跟随时序控制输入端(ctrl)。

优选地，所述第一逻辑电平转换模块实现将第一电压域的数字逻辑电平输入转换成第二电压域的数字逻辑电平输出；所述第二逻辑电平转换模块实现将第二电压域的数字逻辑电平输入转换成第二电压域的数字逻辑电平输出。

优选地，所述第一复位端为第一电源端的电源上电稳定标识信号，当第一电源端电源稳定后，第一复位端从逻辑低电平变成逻辑高电平；所述第二复位端为第二电源端的电源上电稳定标识信号，当第二电源端电源稳定后，第二复位端从逻辑低电平变成逻辑高电平。

在第二方面，本发明实施例提供一种芯片，所述芯片包括任一项所述的具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路。

在本发明实施例中，通过第一d触发器和第二d触发器分别对第一输入输出端和第二输入输出端的低电平下降沿先后关系进行判断锁存，自动检测双向数字电平转换的方向，并通过第三pmos和第四pmos自动开启相应输出端的输出驱动增强功能；通过第一时序产生模块和第二时序产生模块分别控制第一nmos、第一pmos和第二nmos、第二pmos的开关时序，有效降低电路动态功耗。通过以上方式，本发明可解决现有技术中双向数字电平转换电路及芯片需要额外方向使能控制端、输出驱动能力不足、动态功耗高的问题。

附图说明

附图1是本发明专利的一种实施例结构示意图。

附图2是本发明专利的实施例逻辑时序示意图。

附图3是本发明专利的逻辑电平转换模块的一种实施例结构示意图。[0003]附图4是本发明专利的时序产生模块的一种实施例结构示意图。

具体实施方式

下面通过实施例，并结合附图，对本发明专利的技术方案作进一步具体的说明。

实施例：

如图1所示，本发明实施例提供一种具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路101，其包括第一电压域输入输出模块201、第二电压域输入输出模块202、第一电源端vdd1、第二电源端vdd2、第一输入输出端io_1、第二输入输出端io_2、第一复位端por1和第二复位端por2。

por1和por2分别为vdd1和vdd2的上电稳定标识信号，即在vdd1(/vdd2)上电稳定之后，por1(/por2)从逻辑低电平变成逻辑高电平，在同一个芯片中，通常对por1和por2做同步处理。当por1(/por2)为低电平时复位双向数字电平转换电路101：第一d触发器301、第二d触发器301’、第一时序产生模块302、第二时序产生模块302’被复位，节点vp1、vn1、vp2、vn2为逻辑低电平，节点vp3、vp4为逻辑高电平，第一输入输出端io_1和第二输入输出端io_2分别被电阻r1和r2上拉至vdd1和vdd2。

当vdd1和vdd2上电稳定之后，por1、por2由逻辑低电平变为逻辑高电平，双向数字电平转换电路101开始进入自动方向检测状态：第一d触发器301、第二d触发器301’使能，第一时序产生模块302、第二时序产生模块302’复位结束并等待被使能。在应用中，外部不能向io_1和io_2同时施加信号，假设外部有以vdd1为电压域的数字逻辑驱动信号施加在io_1端，当施加的逻辑信号从逻辑高电平变成逻辑低电平时，如图2所示，第一反相器inv1输出端输出一个滞后于io_1的上升沿信号至节点d1，d1通过第二逻辑电平转换模块303’输出端输出一个滞后于d1的上升沿信号至节点c2，而io_2没有施加外部逻辑驱动信号，所以此刻io_2保持逻辑高电平，并通过第二反相器inv2输出端输出低电平至节点d2，d2再通过第一逻辑电平转换模块303输出端输出逻辑低电平至节点c1。从图2的时序关系可知，第一d触发器301通过节点c1的上升沿锁存节点d1上的逻辑高电平，并在锁存输出端q上输出逻辑高电平至节点vp3，进而关闭第三pmos管mp3，同时关闭第一时序产生模块302的使能端，使节点vn1为逻辑低电平、节点vp1跟随节点d1，关闭第一电压域输入输出模块201的输出功能，并实现当io_1为逻辑低电平时mp1关闭以进一步降低动态功耗；另一边，第二d触发器301’通过节点c2的上升沿锁存节点d2上的逻辑低电平，并在锁存输出端q上输出逻辑低电平至节点vp4，进而导通第四pmos管mp4，开启第二电压域输入输出模块202的输出驱动增强功能，同时打开第二时序产生模块302’的使能端，使节点vp2和vn1跟随c2翻转，使能第二电压域输入输出模块202的输出功能。最终实现第一输入输出端io_1上的外部输入逻辑信号传输至第二输入输出端io_2，完成双向数字电平转换的方向自动检测与设置，并自动开启作为输出端端口io_2的驱动增强功能。

反之，在por1、por2由逻辑低电平变为逻辑高电平之后，外部有以vdd2为电压域的数字逻辑驱动信号施加在io_2端，类似前面所述，双向数字电平转换电路101可自动检测方向、关闭第二电压域输入输出模块202的输出功能、使能第一电压域输入输出模块201的输出功能和驱动增强功能。最终实现第二输入输出端io_2上的外部输入逻辑信号传输至第一输入输出端io_1，完成双向数字电平转换的方向自动检测与设置，并自动开启作为输出端端口io_1的驱动增强功能。

参考图3，图3是本发明专利的逻辑电平转换模块的一种实施例电路，此逻辑电平转换电路实现将vl电压域的数字逻辑电平输入dl转化成vh电压域的数字逻辑电平输出dh：当dl=0，dh=0；当dl=vl，dh=vh。

参考图4，图4是本发明专利的时序产生模块的一种实施例电路，resetb为时序复位输入端，enb为时序使能输入端，ctrl为时序控制输入端，cd为时钟输入端，c1为第一时钟输出端，c2为第二时钟输出端，此时序产生模块的时序工作特性如下：

①.当resetb=0，c1=c2=0；

②.当resetb=vdd且enb=vdd，c2=0，c1跟随ctrl信号；

③.当resetb=vdd且enb=0，c1、c2的输出与cd输入同相，c1的上升沿提前于c2的上升沿，c1的下降沿滞后于c2的下降沿。

如图1所示，第一时序产生模块的c1和c2分别控制第一电压域输入输出模块的mp1栅极和mn1栅极、第二时序产生模块的c1和c2分别控制第二电压域输入输出模块的mp2栅极和mn2栅极，通过上述时序产生模块的时序工作特性③，便可以避免mp1和mn1同时导通以及mp2和mn2同时导通，降低作为输出端的动态功耗；通过时序工作特性②，便可以关闭外部输入逻辑低电平的输入输出端的上拉电阻通路，降低作为输入端的动态功耗。

作为本发明实施例的另一方面，本发明实施例提供一种芯片，该芯片包括上述具有自动方向检测和强输出驱动能力的低功耗双向数字电平转换电路。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。