标准单元库的耐低压超低功率边沿触发触发器的制作方法

相关申请的交叉引用

本申请基于2018年8月23日在印度知识产权局提交的第201841031682号印度专利申请，并要求其在35u.s.c.§119下的优先权，该申请的公开内容通过引用整体并入本文。

本公开涉及集成电路(integratedcircuit，ic)领域，更具体地，涉及标准单元库(standardcelllibrary)的耐低压超低功率边沿触发主从触发器。

背景技术：

术语“触发器(flop)”或“触发器(flip-flop)”通常用于描述或指代具有两种稳定状态的时钟控制电子电路，其用于存储值。触发器通常包括两个锁存电路。触发器有许多不同的应用，且广泛用于数字电路。触发器的一个重要用途是将指令的位存储在中央处理器(centralprocessingunit，cpu)或图形处理器(graphicalprocessingunit，gpu)的指令流水线中。在传统的触发器电子电路中，数据存储在交叉耦合反相器中。第一锁存器或“主”锁存器包括传输门(passgate或transmissiongate)以及交叉耦合反相器。第二锁存器或“从”锁存器类似地包括传输门和交叉耦合反相器。时钟信号控制两个传输门的操作，从而控制触发器电路的操作。

一般来说，对于低功率芯片设计，有许多其中时钟功率非常关键的功率元件。时钟功率是总块功率(blockpower)的主要贡献者，因此优化触发器设计的时钟功率将降低总体块功率。然而，使用传统堆叠技术会降低触发器性能，这影响总体块频率并增加总面积。

图1是相关技术的触发器电路图，其中主锁存器使用本质上不健壮的相关技术的阻塞锁存器(jamlatch)。此外，相关技术的触发器电路使用大量的单叠层反相器，这导致高功耗。存在于触发器中的数据反相器接收数据信号d，并生成互补数据信号dn。此外，当时钟(clk)信号处于低逻辑时，根据d和dn信号，节点n1和n2被置位(settled)并转到从锁存器。当clk转到高逻辑时，主锁存器关闭，先前的值被阻塞锁存器保留。根据节点n1和n2，生成信号q和qn，并且当clk转到低逻辑时，其被阻塞锁存器保留。

鉴于上述情况，需要提供一种触发器设计，其具有极低的时钟功率，对单元面积和性能的影响最小。

上述缺点、劣势和问题在本文得到解决，并且这将通过阅读和研究下面的说明书来理解。

上述信息被呈现为背景信息仅仅是为了帮助理解本公开。对于上述任何内容是否可以作为关于本公开的现有技术来应用，没有做出确定，也没有做出断言。

技术实现要素：

根据本公开的一方面，提供了一种用于设计低功率集成电路(ic)的方法和触发器。该方法包括接收时钟信号、数据信号和互补数据信号中的至少一个。互补数据信号由存在于触发器中的输入数据反相器产生。此外，该方法包括当时钟信号处于低逻辑电平时，基于接收到的时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，该方法包括当时钟信号处于高逻辑电平时，基于接收到的时钟信号和生成的至少一个主内部信号中的至少一个来生成至少一个从内部信号。此外，该方法包括基于生成的至少一个从内部信号来生成输出信号。

根据本公开的又一方面，提供了一种用于设计低功率集成电路(ic)的方法和触发器。该方法包括接收时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个。互补时钟信号由存在于触发器中的时钟反相器产生。互补数据信号由存在于触发器中的数据反相器产生。此外，该方法包括当时钟处于低逻辑电平时，基于接收到的时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，该方法包括当时钟信号处于高逻辑电平时，基于生成的至少一个主内部信号和接收到的时钟信号中的至少一个来生成至少一个从内部信号。此外，该方法包括接收至少一个从内部信号并生成输出信号。

根据本公开的实施例，提供了一种用于使用触发器设计低功率集成电路(ic)的方法。该方法包括接收时钟信号、数据信号和互补数据信号中的至少一个。互补数据信号由存在于触发器中的输入数据反相器产生。此外，该方法包括当时钟信号处于低逻辑电平时，基于接收到的时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，该方法包括当时钟信号处于高逻辑电平时，基于接收到的时钟信号和生成的至少一个主内部信号中的至少一个来生成至少一个从内部信号。此外，该方法包括基于生成的至少一个从内部信号来生成输出信号。

根据本公开的实施例，提供了一种用于使用触发器设计低功率集成电路(ic)的方法。该方法包括接收时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个。互补时钟信号由存在于触发器中的时钟反相器产生。互补数据信号由存在于触发器中存在的数据反相器产生。此外，该方法包括当时钟处于低逻辑电平时，基于接收到的时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个产生来至少一个主内部信号。此外，该方法包括当时钟信号处于高逻辑电平时，基于生成的至少一个主内部信号和接收到的时钟信号中的至少一个来生成至少一个从内部信号。此外，该方法包括接收至少一个从内部信号并生成输出信号。

根据本公开的实施例，提供了一种用于设计低功率集成电路(ic)的触发器。触发器包括主锁存器，该主锁存器被配置为接收时钟信号、数据信号和互补数据信号中的至少一个。互补数据信号由存在于触发器中的输入数据反相器产生。此外，主锁存器被配置为当时钟信号处于低逻辑电平时，基于接收到的时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，触发器包括从锁存器，从锁存器被配置为当时钟信号处于高逻辑电平时，基于时钟信号和至少一个主内部信号中的至少一个来生成至少一个从内部信号。此外，触发器包括输出反相器驱动器，输出反相器驱动器被配置为基于生成的至少一个从内部信号来生成输出信号。

在本公开的实施例中，主锁存器是p型金属氧化物半导体(p-typemetaloxidesemiconductor，pmos)占主导地位，从锁存器是n型金属氧化物半导体(n-typemetaloxidesemiconductor，nmos)占主导地位。

根据本公开的实施例，提供了一种用于设计低功率集成电路(ic)的触发器。触发器包括主锁存器，主锁存器被配置为接收时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个。互补时钟信号由存在于触发器中的时钟反相器产生。互补数据信号由存在于触发器中的数据反相器产生。此外，主锁存器被配置为当时钟信号处于低逻辑电平时，基于接收到的时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，触发器包括从锁存器，从锁存器被配置为当时钟信号处于高逻辑电平时，基于接收到的至少一个主内部信号和时钟信号中的至少一个来生成至少一个从内部信号。此外，触发器包括输出反相器驱动器，输出反相器驱动器被配置为接收至少一个从内部信号并生成输出信号。

在本公开的实施例中，主锁存器是n型金属氧化物半导体(nmos)占主导地位，从锁存器是p型金属氧化物半导体(pmos)占主导地位。

当结合以下描述和附图考虑时，本公开的某些实施例的上述和其他方面、特征以及优点将更加明显和容易理解。然而，应当理解，以下描述虽然指示了示例性实施例及其许多具体细节，但是是作为说明而非限制而给出的。可以在本文的示例性实施例的范围内进行许多改变和修改，而不脱离其精神，并且本文的示例性实施例包括所有这样的修改。

附图说明

在附图中示出了各种实施例，在各种附图中，不同附图中的相同附图标记表示相应的部件。根据参考附图的以下描述，将更好地理解本文的各种实施例，其中：

图1是相关技术的触发器电路图；

图2是示出根据实施例的用于优化低功率集成电路(integratedcircuits，ic)的时钟功率的触发器电路设计的框图；以及

图3是示出根据实施例的用于优化低功率集成电路(ic)的时钟功率的具有时钟反相器的触发器电路设计的框图。

具体实施方式

在以下描述中，仅参考附图更全面地解释某些示例性实施例、各种特征及其有利细节。省略了对公知的组件和处理技术的描述，以免不必要地模糊示例性实施例。本文的描述仅仅是为了便于理解可以实践本文的示例性实施例的方式，并且进一步使得本领域技术人员能够实践本文的示例性实施例。因此，本公开不应被理解为限制示例性实施例的范围。

本文的示例性实施例实现了用于低功率集成电路(ic)的方法和触发器电路设计。触发器包括主锁存器，主锁存器被配置为接收时钟信号、数据信号和互补数据信号中的至少一个，其中互补数据信号由存在于触发器中的输入数据反相器产生。此外，主锁存器被配置为当时钟信号处于低逻辑电平时，基于接收到的时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，触发器包括从锁存器，从锁存器被配置为当时钟信号处于高逻辑电平时，基于接收到的时钟信号和生成的至少一个主内部信号中的至少一个来生成至少一个从内部信号。此外，触发器包括输出反相器驱动器，输出反相器驱动器被配置为基于生成的至少一个从内部信号来生成输出信号。现在参考附图，更具体地，参考图2至图3，其中相似的附图标记在所有附图中一致地表示相应的特征，示出了示例性实施例。

图2是根据示例性实施例的用于优化低功率集成电路(ic)的时钟功率的触发器200电路设计。

本文的示例性实施例提供了用于低功率集成电路(ic)的触发器200电路设计。触发器200包括主锁存器202，主锁存器202被配置为接收时钟信号、数据信号和互补数据信号中的至少一个，其中互补数据信号由存在于触发器200中的输入数据反相器204产生。主锁存器202是p型金属氧化物半导体(pmos)占主导地位。此外，主锁存器202被配置为当时钟信号处于低逻辑电平时，基于接收到的时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，触发器200电路设计包括从锁存器206，从锁存器206被配置为当时钟信号处于高逻辑电平时，基于接收到的时钟信号和生成的至少一个主内部信号中的至少一个来生成至少一个从内部信号。从锁存器206是n型金属氧化物半导体(nmos)占主导地位。此外，触发器200电路设计包括输出反相器驱动器208，输出反相器驱动器208被配置为基于生成的至少一个从内部信号来生成输出信号。

例如，存在于触发器200中的输入数据反相器204根据数据信号d生成互补数据信号db。db是反相数据信号，因此db和d信号彼此互补。此外，主锁存器202可以被配置为当时钟信号处于低逻辑电平时，基于接收到的时钟信号、数据信号d和互补数据信号db中的至少一个来生成至少一个主内部信号。由于至少一个主内部信号的生成，节点nn4或nn3将上拉。此外，节点nn3和nn4转到从锁存器206。这些节点彼此互补，这意味着如果nn3＝1，那么nn4应该为0。此外，当时钟信号转到高逻辑时，节点nn3和nn4会短路并导致直接供电。从锁存器206可以通知和维持节点nn3和nn4，这有助于使用存在于从锁存器206中的输出反相器驱动器208来生成输出。基于节点nn3或nn4，节点nn1或nn2可以分别被放电充电。此外，输出反相器驱动器208可以使用节点nn1来生成输出q。当clk使用从锁存器206转到低逻辑时，可以维持节点nn1或nn2，并且当在clk＝0处新数据到达时，重复相同的循环。图3是根据示例性实施例的用于优化低功率集成电路(ic)的时钟功率的具有时钟反相器404的触发器400电路设计。

本文的示例性实施例提供了一种使用触发器400来设计低功率ic的方法。该方法包括接收时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个，其中互补时钟信号由存在于触发器400中的时钟反相器404产生。互补数据信号由存在于触发器400中的数据反相器406产生。此外，该方法包括当时钟处于低逻辑电平时，基于接收到的时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，该方法包括当时钟信号处于高逻辑电平时，基于生成的至少一个主内部信号和接收到的时钟信号中的至少一个来生成至少一个从内部信号。此外，该方法包括接收至少一个从内部信号并生成输出信号。

本文的示例性实施例提供了用于设计低功率ic的触发器400。触发器400包括主锁存器402，主锁存器402被配置为接收时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个。互补时钟信号由存在于触发器400中的时钟反相器404产生。互补数据信号由存在于触发器400中的数据反相器406产生。此外，主锁存器402被配置为当时钟处于低逻辑电平时，基于接收到的时钟信号、互补时钟信号、数据信号和互补数据信号中的至少一个来生成至少一个主内部信号。此外，触发器400包括从锁存器408，从锁存器408被配置为当时钟信号处于高逻辑电平时，基于接收到的至少一个主内部信号和时钟信号中的至少一个来生成至少一个从内部信号。此外，触发器400包括输出反相器驱动器410，输出反相器驱动器410被配置为接收至少一个从内部信号并生成输出信号。在示例性实施例中，主锁存器是n型金属氧化物半导体(nmos)占主导地位，从锁存器是p型金属氧化物半导体(pmos)占主导地位。触发器400设计是触发器200的互补版本，在触发器400设计中主锁存器基于nmos，从锁存器基于pmos。本文公开的示例性实施例可以通过运行在至少一个硬件设备上并执行控制元件的功能的至少一个软件程序来实施。图2和图3中所示的元件可以是硬件设备或者硬件设备和软件模块的组合中的至少一个。

前面的描述解释了各种示例性实施例，通过应用当前的知识，其他人可以容易地修改和/或改编这些实施例，而不脱离本公开的一般概念，因此，这些改编和修改应该并且旨在被理解在所公开的实施例的等同物的含义和范围内。应当理解，本文使用的措辞或术语是为了描述的目的，而不是为了限制。因此，尽管已经描述了本文的示例性实施例，但是本领域技术人员将认识到，可以在本说明书的精神和范围内进行修改来实践本文的示例性实施例。