一种时间交织SARADC通道间失配校正方法与流程

本发明涉及算法领域，具体而言，涉及一种时间交织saradc通道间失配校正方法。

背景技术：

为了提高adc的采样率，电路架构选择使用逐次逼近式模数转换器时间交织的方式实现，实现了较低的功耗，但是会存在时间失配、失调失配和电容失配等现象。

技术实现要素：

本发明提供了一种时间交织saradc通道间失配校正方法，能够在提高adc的采样率的前提下，有效避免时间失配、失调失配和电容失配等问题。

本发明提供了一种时间交织saradc通道间失配校正方法，对采样模块、ref通道、时钟电路clk、数字控制模块和m个时间交织通道所构成的校正装置内的ref通道和m个时间交织通道的权重和失调进行校正，其中m为正整数，所述方法包括：

获取判定系数i以及第k个时间交织通道相对于ref通道的固定失调vosd(k)，其中，i为正整数，k为小于等于m个正整数，k＝mod(j-1，m)+1；

初始化所述i和所述vosd(k)，使得所述i为1，所述vosd(k)为0；

判断i-1除以m+1的余数是否为零；

若所述余数为零，判定所述ref通道和所述第k个时间交织通道一起工作，获得所述ref通道的数字输出码字doutref和所述第k个时间交织通道的第一数字输出码字doutk.1；

获取第一初始权重值dwr和第二初始权重值dwk.1，其中，所述第一初始权重值dwr为所述ref通道的数字输出码字的权重值，所述第二初始权重值dwk.1为所述第k个时间交织通道的第一数字码字的权重值；

根据所述doutref、所述dwr、所述doutk.1和所述dwk.1确定第一输出值vout.1；

若所述余数不为零，判定所述第k个时间交织通道单独工作，对所述第k个时间交织通道进行正翻转，获取所述第k个时间交织通道的第二数字输出码字doutk.2以及所述第二数字码字的权重值dwk.2；

根据所述doutk.2、所述dwk.2和所述vosd(k)确定第二输出值vout.2。

可选地，所述根据所述doutref、所述dwr、所述doutk.1和所述dwk.1确定第一输出值vout.1，包括：

根据所述doutref、所述dwr、所述doutk.1和所述dwk.1，确定error；

根据所述dwk.1、所述error和所述doutk.1，确定当前dwk.1；

根据所述doutref、所述dwr和所述error，确定当前dwr；

根据所述vosd(k)和所述error，确定当前vosd(k)；

根据所述doutk.1、所述当前dwk.1和所述当前vosd(k)，确定所述第一输出值vout.1。

可选地，所述方法还包括：将所述当前vosd(k)、所述当前dwk.1和所述当前dwr作为下一次迭代的初始值。

可选地，所述error通过以下公式确定：

error＝doutref(1：n).*dwr(1：n)-doutk.1(1：n).*dwk.1(1：n)；

所述当前dwr通过以下公式确定：

当前dwr＝dwr-2*u*error.*doutref(1:n)，其中，1表示最高位，n表示最低位，u为常数；

所述当前dwk.1通过以下公式确定：

当前dwk.1＝dwk.1+2*u*error.*doutk.1(1:n)；

所述当前vosd(k)通过以下公式确定：

当前vosd(k)＝vosd(k)+2*u*error。

可选地，所述根据所述doutk.2、所述dwk.2和所述vosd(k)确定第二输出值vout.2，包括：

根据所述doutref、所述dwr、所述doutk.2和所述dwk.2，确定error；

根据所述dwk.2、所述error和所述doutk.2，确定当前dwk.2；

根据所述doutk.2、所述当前dwk.2和所述当前vosd(k)，确定所述第二输出值vout.2。

可选地，所述方法还包括：根据所述当前dwr、所述doutref和所述error，确定当前dwr。

可选地，所述方法还包括：将所述当前dwk.2、所述当前dwr和所述vosd(k)作为下一次迭代的初始值。

可选地，所述第一输出值vout.1通过以下公式确定：

vout.1＝sum(doutk.1(1:n).*dwk.1(1:n))-vosd(k)。

可选地，所述第二输出值vout.2通过以下公式确定：

vout.2＝sum(doutk.2(1:n).*dwk.2(1:n))-vosd(k)。

可选地，所述采样模块的输入端外接输入信号，所述采样模块的输出端连接于所述ref通道的输入端以及每个时间交织通道的输入端；

所述ref通道和所述每个时间交织通道的输出端分别连接于所述数字控制模块的输入端；

所述时钟电路clk分别连接于所述ref通道、所述数字控制模块以及所述每个时间交织通道的输入端；

所述采样模块用于对所述输入信号的进行采样，并向所述ref通道和所述每个时间交织通道输出采样信号；

所述ref通道和所述每个时间交织通道用于对所述采样信号进行量化，并向所述数字控制模块输出完成量化的采样信号；

所述数字控制模块用于对所述完成量化的采样信号进行迭代校正，并输出迭代校正得到的值。

本发明与现有技术相比，具有的有益效果为：

本发明通过设置ref通道和第k个时间交织通道，当ref通道和第k个时间交织通道在进行校正时，判定i-1除以m+1的余数是否为零，当余数为零时，ref通道和第k个时间交织通道一起工作，当余数不为零时，第k个时间交织通道单独工作，如此返复进行迭代，可以实现所有通道的校正，从而避免时间失配、失调失配和电容失配等现象的产生。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明所提供的一种时间交织saradc通道间失配校正方法的流程图。

图2为本发明所提供的一种时间交织saradc通道间失配校正装置原理图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

发明人经调查发现，现有的时间失配校正，主要是基于对数据的对齐，但是该方法需要两个额外通道，并且在高频下校正效果明显降低，还有基于外部输入已知信号对各通道进行脱机校正的方法，该方法难以应对不同频率输入，以及环境变化引起的失调变化；对于失调校正，主要有单通道与参考通道的长期输出平均值比较然后调整单通道的方式，这种方式需要存储大量数据，占用较大的芯片面积；对于电容失配校正，很多精度较低的设计选择不校正，精度较高的选择采用一个额外的更高精度的参考通道校正，但是因为参考通道与单通道转换器不同，需要单独设计一个更高精度的参考通道，这使得设计复杂度升高。

以上现有技术中的方案所存在的缺陷，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在本发明过程中对本发明做出的贡献。

基于上述研究，本发明实施例提供了一种时间交织saradc通道间失配校正方法，能够在提高adc的采样率的前提下，有效避免时间失配、失调失配和电容失配等问题。

图1为本发明实施例所提供的一种时间交织saradc通道间失配校正方法的流程图，下面将对图1所示的具体流程进行详细阐述：

步骤s1，获取判定系数i以及第k个时间交织通道相对于ref通道的固定失调vosd(k)。

步骤s2，初始化i和vosd(k)，使得i为1，vosd(k)为0；

步骤s3，判断i-1除以m+1的余数是否为零。

若i-1除以m+1的余数为零，转向步骤s41。

若i-1除以m+1的余数为零，转向步骤s51。

步骤s41，判定ref通道和第k个时间交织通道一起工作。

步骤s42，获得ref通道的数字输出码字doutref和第k个时间交织通道的第一数字输出码字doutk.1。

步骤s43，获取第一初始权重值dwr和第二初始权重值dwk.1。

进一步地，第一初始权重值dwr为ref通道的数字输出码字的权重值，第二初始权重值dwk.1为第k个时间交织通道的第一数字码字的权重值；

步骤s44，根据doutref、dwr、doutk.1和dwk.1确定第一输出值vout.1。

在本实施例中，根据doutref、dwr、doutk.1和dwk.1，计算error的值；

根据dwk.1、error和doutk.1，计算当前dwk.1的值；

根据doutref、dwr和error，计算当前dwr的值；

根据vosd(k)和error，计算当前vosd(k)的值；

根据doutk.1、当前dwk.1和当前vosd(k)，确定第一输出值vout.1。

其中，error的公式为：error＝doutref(1：n).*dwr(1：n)-doutk.1(1：n).*dwk.1(1：n)；

当前dwk.1的公式为：当前dwk.1＝dwk.1+2*u*error.*doutk.1(1:n)；

当前dwr的公式为：dwr＝dwr-2*u*error.*doutref(1:n)，其中，1表示最高位，n表示最低位，u为常数；

当前vosd(k)的公式为：vosd(k)＝vosd(k)+2*u*error。

第一输出值vout.1＝sum(doutk.1(1:n).*dwk.1(1:n))-vosd(k)。

可选地，根据步骤s44的公式分别计算出当前vosd(k)的值、当前dwr的值和当前dwk.1的值，而当前vosd(k)的值、当前dwr的值和当前dwk.1的值可以作为下一次迭代的初始值，例如，当i＝1时，计算出的当前vosd(k)的值、当前dwr的值和当前dwk.1的值，可以作为当i＝2时的初始vosd(k)、初始dwr和初始dwk.1。

在本实施例中，上述计算过程是无限迭代的。

步骤s51，判定第k个时间交织通道单独工作。

步骤s52，对第k个时间交织通道进行正翻转

步骤s53，获取第k个时间交织通道的第二数字输出码字doutk.2以及第二数字码字的权重值dwk.2。

步骤s54，根据doutk.2、dwk.2和vosd(k)确定第二输出值vout.2。

在本实施例中，根据doutref、dwr、doutk.2和dwk.2，确定error；

根据dwk.2、error和doutk.2，确定当前dwk.2；

根据doutk.2、dwr和error，确定当前dwr；

根据doutk.2、当前dwk.2、和当前vosd(k)，确定第二输出值vout.2；

第二输出值vout.2＝sum(doutk.2(1:n).*dwk.2(1:n))-vosd(k)。

可选地，根据步骤s54的公式分别计算当前dwk.2的值、所述当前dwr的值和所述vosd(k)的值，当前dwk.2的值、当前dwr的值和vosd(k)的值可以作为下一次迭代的初始值。例如，当i＝1时，计算出的当前dwr的值、当前vosd(k)的值和当前dwk.2的值，可以作为当i＝2时的初始dwr、初始vosd(k)和初始dwk.2。

在本实施例中，上述计算过程是无限迭代的。

图2为本发明实施例所提供的一种时间交织saradc通道间失配校正装置原理图，该装置包括采样模块、时钟电路clk、ref通道、数字控制模块和m个时间交织通道，其中，m为正整数；

其中，采样模块的输入端外接输入信号，采样模块的输出端连接于ref通道的输入端以及每个时间交织通道的输入端，ref通道的输出端连接于数字控制模块的输入端，每个时间交织通道的输出端连接于数字控制模块的输入端，时钟电路clk分别连接于ref通道、数字控制模块以及每个时间交织通道的输入端，采样模块用于对输入信号的进行采样，并向ref通道和每个时间交织通道输出采样信号，ref通道和每个时间交织通道用于对采样信号进行量化，并向数字控制模块输出完成量化的采样信号，数字控制模块用于对完成量化的采样信号进行迭代校正，并输出迭代校正得到的值，时钟电路clk是ref通道、数字控制模块以及多个时间交织通道的主时钟，简单地理解，当ref通道、数字控制模块以及多个时间交织通道在进行信号处理时，时钟电路clk的主要作用是使ref通道、数字控制模块以及多个时间交织通道能够在同一个时间标准下工作。

在本实施例中，在校正时，首先，将第一个时间交织通道与ref通道对齐，使第一个时间交织通道和ref通道同时对同一个采样信号x进行量化，对第一个时间交织通道和ref通道进行第一次迭代，然后第二个时间交织通道和ref通道同时对同一个采样信号x进行量化，对第二个时间交织通道和ref通道进行第二次迭代，直到第m个时间交织通道和ref通道同时对同一个采样信号x进行量化，对第m个时间交织通道和ref通道进行第m次迭代，完成第一轮循环迭代。

将第二个时间交织通道与ref通道对齐，使第一个时间交织通道和ref通道同时对同一个采样信号x进行量化，对第一个时间交织通道和ref通道进行第一次迭代，然后第二个时间交织通道和ref通道同时对同一个采样信号x进行量化，对第二个时间交织通道和ref通道进行第二次迭代，直到第m个时间交织通道和ref通道同时对同一个采样信号x进行量化，完成第二轮循环迭代。

以此类推，ref通道依次与第三到第m个时间交织通道对齐，并执行上述类似的步骤，从而实现所有通道的校正。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。