延迟单元及具有其的延迟线的制作方法

相关申请的交叉引用

本申请要求于2018年12月24日提交的申请号为10-2018-0168379的韩国专利申请的优先权，其全部内容通过引用合并于此。

本发明的各个实施例涉及一种半导体设计技术，并且更具体地，涉及包括多个延迟单元的延迟线。

背景技术：

延迟线是用于在将输出信号延迟期望的延迟时间之后输出输入信号的电路。通常，延迟线可以由串联耦接的多个延迟单元形成。

延迟线可以在延迟单元之中选择特定数量的延迟单元，并且通过使用选中的延迟单元来将输入信号延迟。延迟线可以通过增加选中的延迟单元的数量来增大输入信号的延迟量。在此，随着选中的延迟单元的数量的增加，输入信号的波形可能对提供给延迟单元的源电压(即，接地电压和/或电源电压)的变化更加敏感。换句话说，增加选中的延迟单元的数量会增大延迟线中的抖动(jitter)，该抖动可能会使输入信号的波形成比例地失真。

技术实现要素：

本发明的实施例涉及一种延迟线，该延迟线包括对功率噪声具有鲁棒性(robust)的延迟单元。

根据本发明的一个实施例，一种延迟单元包括：串联耦接的多个延迟元件；以及至少一个三相反相器，其并联耦接到至少一个延迟元件，并且通过第一控制端子接收用于补偿电源电压的变化的第一偏置电压，以及通过第二控制端子接收用于补偿接地电压的变化的第二偏置电压。

根据本发明的一个实施例，一种延迟线包括：多个第一延迟元件，其串联耦接并且适用于基于多个延迟控制信号来接收输入信号；多个第二延迟元件，其串联耦接并适用于输出输出信号；多个第三延迟元件，其适用于基于延迟控制信号来将第一延迟元件和第二延迟元件彼此耦接；以及多个第一三相反相器，其与第一延迟元件并联耦接，并且通过第一控制端子接收用于补偿电源电压的变化的多个第一偏置电压，以及通过第二控制端子接收用于补偿接地电压的变化的多个第二偏置电压。

根据本发明的一个实施例，延迟锁定环电路包括：延迟线，该延迟线适用于基于多个延迟控制信号来选择要被使用的单位延迟，将外部时钟延迟并输出延迟时钟，以及基于第一偏置电压和第二偏置电压来控制单位延迟之中的至少一个延迟元件的驱动力；复制延迟器，其适用于接收延迟时钟并且通过反映实际时钟路径的延迟量来产生反馈时钟；相位检测器，其适用于通过将外部时钟的相位与反馈时钟的相位相互比较来产生相位比较信号；以及延迟控制器，其适用于基于所述相位比较信号来产生所述延迟控制信号，并且基于延迟控制信号来产生补偿所述电源电压的变化的所述第一偏置电压以及补偿所述接地电压的变化的第二偏置电压。

根据本发明的一个实施例，一种延迟单元包括：第一电压发生器，其被配置为产生补偿第一源电压的变化的第一偏置电压；第二电压发生器，其被配置为产生补偿第二源电压的变化的第二偏置电压；延迟元件，其基于第一源电压和第二源电压是可操作的；以及三相反相器，其并联耦接至延迟元件，并且基于第一偏置电压和第二偏置电压是可操作的。

根据本发明的一个实施例，一种延迟线包括：第一电压发生器，其被配置为产生补偿第一源电压的变化的第一偏置电压；第二电压发生器，其被配置为产生补偿第二源电压的变化的第二偏置电压；以及多个延迟单元，其彼此耦接，其中，所述延迟单元中的至少一个延迟单元包括：延迟元件，其基于第一源电压和第二源电压是可操作的；以及三相反相器，其并联耦接至延迟元件，并且基于第一偏置电压和第二偏置电压是可操作的。

根据本发明的一个实施例，延迟锁定环电路包括：控制电路，其被配置为基于外部时钟和延迟时钟来产生补偿第一源电压的变化的第一偏置电压以及补偿第二源电压的变化的第二偏置电压；以及延迟线，其包括至少一个延迟单元，并且其被配置为将外部时钟延迟以产生延迟时钟，其中，该延迟单元包括：延迟元件，其基于第一源电压和第二源电压是可操作的；以及三相反相器，其并联耦接至延迟元件，并且基于第一偏置电压和第二偏置电压是可操作的。

附图说明

图1是示出根据本发明的一个实施例的延迟单元的电路图。

图2是示出用于产生诸如图1所示的第一偏置电压和第二偏置电压的电压发生电路的电路图。

图3是示出诸如图1所示的延迟单元的等效电路图。

图4至图7示出根据本发明的一个实施例的三相反相器的补偿操作。

图8是示出根据本发明的一个实施例的延迟线的电路图。

图9是示出用于产生诸如图8所示的多个第一偏置电压和第二偏置电压的电压补偿电路的电路图。

图10是用于说明诸如图9所示的电压补偿电路的操作的逻辑表。

图11a至图11c是示出诸如图8所示的延迟线的操作的电路图。

图12是示出根据本发明的一个实施例的包括延迟线的延迟锁定环电路的框图。

具体实施方式

下面参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式来实施，因此不应被解释为受限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开透彻和完整，并将本发明的范围充分传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。另外，在整个说明书中，对“一个实施例”或“另一实施例”等的引用不一定仅是一个实施例，并且对任何这样的短语的不同引用不一定是相同的实施例。

将理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，下面描述的第一元件也可以被称为第二元件或第三元件，而不脱离本发明的精神和范围。

还将理解的是，当一个元件被称为“连接至”或“耦接至”另一个元件时，它可以直接位于另一个元件上、连接至或耦接至另一个元件，或者可能存在一个或更多个中间元件。另外，还将理解的是，当元件被称为在两个元件之间时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。除非另外说明或上下文另外指出，否则两个元件之间的通信(无论是直接连接/耦接还是间接连接/耦接)可以是有线的或者可以是无线的。

如本文中所使用的，除非上下文另外明确指出，否则单数形式也可以包括复数形式，反之亦然。除非另外说明或从上下文清楚地理解为单数形式，否则在本申请和所附权利要求书中使用的冠词“一”和“一个”通常应被解释为意指“一个或更多个”。

还将理解的是，当在本说明书中使用时，术语“包含”、“包含有”、“包括”和“包括有”指定存在所述元件，并且不排除存在或增加一个或更多个其他的元件。如本文中所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任意组合和全部组合。

在下文中，将参考附图详细描述本发明的各种实施例。

图1是示出根据本发明的一个实施例的延迟单元100的电路图。

参考图1，延迟单元100可以由包括串联耦接的第一延迟元件nd1至第三延迟元件nd3的单位延迟ud形成。虽然图1示出了三个延迟元件nd1至nd3串联耦接的情况，但是本发明不限于该特定布置；在一个单位延迟ud内串联耦接的延迟元件的数量可以根据设计而变化。

作为示例而非限制，第一延迟元件ndl可以被实现为与非(nand)门，该与非门包括用于接收电源电压vdd的第一输入端子和用于接收输入信号in的第二输入端子。换句话说，第一延迟元件nd1可以接收输入信号in并且将输入信号in反相以及将被反相的输入信号延迟设定时间。作为示例而非限制，第二延迟元件nd2可以被实现为与非门，该与非门包括用于接收延迟控制信号s1的第一输入端子和用于接收第一延迟元件nd1的输出out_nd1的第二输入端子。延迟控制信号s1可以被激活为逻辑高电平以操作延迟单元100。换句话说，当延迟控制信号s1被激活时，第二延迟元件nd2可以接收第一延迟元件nd1的输出out_nd1，并且将该输出out_nd1反相以及将被反相的输出延迟设定时间。作为示例而非限制，第三延迟元件nd3可以被实现为与非门，该与非门包括用于接收电源电压vdd的第一输入端子和用于接收第二延迟元件nd2的输出out_nd2的第二输入端子。换句话说，第三延迟元件nd3可以接收第二延迟元件nd2的输出out_nd2，并且将该输出out_nd2反相以及将被反相的输出延迟设定时间。

第一延迟元件nd1至第三延迟元件nd3可以被实现为反相器件(例如，与非门或反相器)。当第一延迟元件nd1至第三延迟元件nd3由反相器件形成时，延迟单元100还可以包括反相器件nd4，该反相器件nd4接收第三延迟元件nd3的输出out_nd3，并将该输出out_nd3反相以及延迟被反相的输出，以便将输入信号in延迟而不反相，并将其作为输出信号out来提供。作为示例而非限制，反相器件nd4可以被实现为与非门，该与非门包括用于接收电源电压vdd的第一输入端子和用于接收第三延迟元件nd3的输出out_nd3的第二输入端子。

根据本发明的一个实施例的延迟单元100还可以包括至少一个三相反相器tiv1和tiv2，该至少一个三相反相器tiv1和tiv2并联耦接至在第一延迟元件nd1至第三延迟元件nd3之中的至少一个延迟元件。图1示出了分别与第一延迟元件nd1和第三延迟元件nd3并联耦接的第一三相反相器tiv1和第二三相反相器tiv2。例如，第一三相反相器tiv1可以耦接在第一延迟元件nd1的输出端子与第二输入端子之间，而第二三相反相器tiv2可以耦接在第二延迟元件nd3的输出端子与第二输入端子之间。虽然

图1示出了两个三相反相器(第一三相反相器tiv1和第二三相反相器tiv2)，但是本公开不限于此。即，三相反相器的数量可以根据设计而变化。

第一三相反相器tiv1和第二三相反相器tiv2可以具有初级(或第一)控制端子和次级(或第二)控制端子，该初级控制端子用于接收补偿电源电压vdd的变化的第一偏置电压nbias，该次级控制端子用于接收用于补偿接地电压vss的变化的第二偏置电压pbias。根据本发明的一个实施例，第一偏置电压nbias可以在与电源电压vdd的变化相反的方向上移动。换句话说，当电源电压vdd的电压电平增大到目标电压以上时，第一偏置电压nbias的电压电平可能减小。当电源电压vdd的电压电平减小到低于目标电压时，第一偏置电压nbias的电压电平可能增大。第二偏置电压pbias可以在与接地电压vss的变化相反的方向上移动。换句话说，当接地电压vss的电压电平增大到目标电压以上时，第二偏置电压pbias的电压电平可能减小。当接地电压vss的电压电平减小到低于目标电压时，第二偏置电压pbias的电压电平可能增大。

如上所述，当单位延迟ud工作时，第一三相反相器tiv1和第二三相反相器tiv2可以在输入信号in所经过的路径中工作，并且因此，可以通过补偿随着电源电压vdd的电压电平和接地电压vss的电压电平被改变而变化的驱动力来抑制抖动的发生。

延迟单元100还可以包括诸如图2所示的电压发生电路200，以产生第一偏置电压nbias和第二偏置电压pbias。电压发生电路200可以设置在延迟单元100内部或外部。

图2是示出用于产生图1所示的第一偏置电压nbias和第二偏置电压pbias的电压发生电路200的电路图。

参考图2，电压发生电路200可以包括第一运算放大器op1、第二运算放大器op2以及第一电阻器r1至第四电阻器r4。

第一运算放大器op1可以在正(+)端子处接收第一参考电压nbias_ref，并且在输出端子处输出第一偏置电压nbias。第一电阻器r1可以耦接在电源电压vdd端子与第一运算放大器op1的负(-)端子之间。第二电阻器r2可以耦接在第一运算放大器op1的负(-)端子与输出端子之间。具有上述结构，第一运算放大器op1可以基于第一电阻器r1与第二电阻器r2的电阻比而具有放大增益(-r2/r1)。

第二运算放大器op2可以在正(+)端子处接收第二参考电压pbias_ref，并且在输出端子处输出第二偏置电压pbias。第三电阻器r3可以耦接在接地电压vss与第二运算放大器op2的负(-)端子之间。第四电阻器r4可以耦接在第二运算放大器op2的负(-)端子与输出端子之间。具有上述结构，第二运算放大器op2可以基于第三电阻器r3与第四电阻器r4的电阻比而具有放大增益(-r4/r3)。根据本发明的一个实施例，第一电阻器r1的电阻与第二电阻器r2的电阻之比可以与第三电阻器r3的电阻与第四电阻器r4的电阻之比基本相同。

作为参考，第一参考电压nbias_ref和第二参考电压pbias_ref可以是具有均衡电压电平的电压，而与电压的变化无关。

根据图2的实施例，电压发生电路200可以通过以-r2/r1的比率来放大电源电压vdd相对于第一参考电压nbias_ref的变化而产生第一偏置电压nbias，并且可以通过以-r4/r3的比率来放大接地电压vss相对于第二参考电压pbias_ref的变化来产生第二偏置电压pbias。因此，第一偏置电压nbias可以在与电源电压vdd的变化相反的方向上移动，而第二偏置电压pbias可以在与接地电压vss的变化相反的方向上移动。

因此，根据一个实施例，由于在第一参考电压nbias_ref和第二参考电压pbias_ref作为参考电压被施加时将具有变化的电源电压vdd或接地电压vss作为输入电压分别施加到第一运算放大器op1和第二运算放大器op2，因此第一运算放大器op1和第二运算放大器op2可以是例如反相运算放大器，该反相运算放大器的增益针对第一运算放大器op1为-r2/r1，而针对第二运算放大器op2为-r4/r3。

图3是示出根据本发明的一个实施例的图1所示的延迟单元100的等效电路图。

根据一个实施例，延迟单元100可以包括第一延迟元件nd1至第三延迟元件nd3、反相器件nd4以及第一三相反相器tiv1和第二三相反相器tiv2。

参考图3，第一三相反相器tiv1可以包括串联耦接在电源电压vdd端子与接地电压vss端子之间的第一晶体管至第四晶体管mp1、mp2、mn1和mn2。根据本发明的一个实施例，第一晶体管mp1和第二晶体管mp2可以被实现为pmos(p型金属氧化物半导体)晶体管，而第三晶体管mn1和第四晶体管mn2可以被实现为nmos(n型金属氧化物半导体)晶体管。第一晶体管mp1可以通过栅极接收第二偏置电压pbias，而第四晶体管mn2的栅极可以接收第一偏置电压nbias。第二晶体管mp2的栅极和第三晶体管mn1的栅极可以耦接到第一延迟元件nd1的第二输入端子，以接收输入信号in。共同耦接的第二晶体管mp2的漏极和第三晶体管mn1的漏极可以耦接到第一延迟元件nd1的输出out_nd1。

第二三相反相器tiv2可以包括串联耦接在电源电压vdd端子与接地电压vss端子之间的第五晶体管至第八晶体管mp3、mp4、mn3和mn4。根据本发明的一个实施例，第五晶体管mp3和第六晶体管mp4可以被实现为pmos晶体管，而第七晶体管mn3和第八晶体管mn4可以被实现为nmos晶体管。第五晶体管mp3可以通过栅极接收第二偏置电压pbias，而第八晶体管mn4的栅极可以接收第一偏置电压nbias。第六晶体管mp4的栅极和第七晶体管mn3的栅极可以耦接到第三延迟元件nd3的第二输入端子，以接收第二延迟元件nd2的输出out_nd2。共同耦接的第六晶体管mp4的漏极和第七晶体管mn3的漏极可以耦接至第三延迟元件nd3的输出out_nd3。

下面参考图3至图7描述根据本发明的一个实施例的三相反相器的补偿操作。

图4和图5分别示出用于说明基于电源电压vdd的变化的第一三相反相器tiv1和第二三相反相器tiv2的补偿操作的电路图和时序图。图6和图7示出了用于说明基于接地电压vss的变化的第一三相反相器tiv1和第二三相反相器tiv2的补偿操作的电路图和时序图。在下面描述的上下文中，假定第一延迟元件nd1至第三延迟元件nd3和反相器件nd4具有相同的延迟量td1。然而，本发明不限于该特定布置。在另一个实施例中，不同的延迟元件可以具有不同的延迟量。

参考图3，第一延迟元件nd1可以将输入信号in反相并延迟时间td1，该时间td1可以是预先确定的，并且输出被反相并被延迟的信号作为输出out_nd1。当延迟控制信号s1被激活时，第二延迟元件nd2可以将第一延迟元件nd1的输出out_nd1反相并延迟时间td1，然后将其输出作为输出out_nd2。第三延迟元件nd3可以将第二延迟元件nd2的输出out_nd2反相并延迟时间td1，然后将其输出作为输出out_nd3。最后，反相器件nd4可以通过将第三延迟元件nd3的输出out_nd3反相来输出输出信号out。

参考图4和图5，当电源电压vdd增大时，输入信号in的逻辑高电平可以增大了特定电平，并且第三晶体管mn1的驱动力可以变得比第二晶体管mp2的驱动力更强。结果，输出out_nd1可以更快地转变为逻辑低电平。此时，随着电源电压vdd增大，电压发生电路200可以减小并输出第一偏置电压nbias。因此，第四晶体管mn2的驱动力可以变得比第一晶体管mp1的驱动力更弱，从而减少了流过第一三相反相器tiv1的电流量。结果，可以将输出out_nd1相对于输入信号in的延迟量td1维持并校正为均衡的水平，即，保持对功率噪声的鲁棒性。类似地，当电源电压vdd增大时，第七晶体管mn3的驱动力可以变得比第六晶体管mp4的驱动力更强，因此输出out_nd3可以更快地转变为逻辑低电平。然而，根据减小的第一偏置电压nbias，第八晶体管mn4的驱动力可以变得比第五晶体管mp3的驱动力更弱，因此可以减少流过第二三相反相器tiv2的电流量。结果，可以将输出out_nd3相对于输入信号(即，输出out_nd2)的延迟量td1维持并校正为均衡的水平，即，保持对功率噪声的鲁棒性。

另一方面，当电源电压vdd减小时，输入信号in的逻辑高电平可以减小了特定电平，并且第三晶体管mn1的驱动力可能变弱。结果，输出out_nd1可以更缓慢地转变为逻辑低电平。此时，随着电源电压vdd减小，电压发生电路200可以增大并输出第一偏置电压nbias。因此，第四晶体管mn2的驱动力可以变得比第一晶体管mp1的驱动力更强，因此可以增大流过第一三相反相器tiv1的电流量。结果，可以将输出out_nd1相对于输入信号in的延迟量td1维持并校正为均衡的水平，即，保持对功率噪声的鲁棒性。类似地，当电源电压vdd减小时，第七晶体管mn3的驱动力可能变得比第六晶体管mp4的驱动力更弱，并且输出out_nd3可以更缓慢地转变为逻辑低电平。然而，根据增大的第一偏置电压nbias，第八晶体管mn4的驱动力可以变得比第五晶体管mp3的驱动力更强，因此可以增大流过第二三相反相器tiv2的电流量。结果，可以将输出out_nd3相对于输入信号(即，输出out_nd2)的延迟量td1维持并校正为均衡的水平，即，保持对功率噪声的鲁棒性。

参考图6和图7，当接地电压vss增大时，输入信号in的逻辑低电平可以增大了特定电平，并且第二晶体管mp2的驱动力可以变得比第三晶体管mn1的驱动力更弱，因此输出out_nd1可能更缓慢地转变为逻辑高电平。此时，随着接地电压vss增大，电压发生电路200可以减小并输出第二偏置电压pbias。因此，第一晶体管mp1的驱动力可能变强，因此可以增大流过第一三相反相器tiv1的电流量。结果，可以将输出out_nd1相对于输入信号in的延迟量td1维持并校正为均衡的水平，即，保持对功率噪声的鲁棒性。类似地，当接地电压vss增大时，第六晶体管mp4的驱动力可能变弱，并且输出out_nd3可以更缓慢地转变为逻辑高电平。然而，根据增大的第二偏置电压pbias，第五晶体管mp3的驱动力可能变强，并且流过第二三相反相器tiv2的电流量可能增大。结果，可以将输出out_nd3相对于输入信号(即，输出out_nd2)的延迟量td1维持并校正为均衡的水平，即，保持对功率噪声的鲁棒性。

相反，当接地电压vss减小时，输入信号in的逻辑低电平可以减小了设定电平，并且第二晶体管mp2的驱动力可以变得比第三晶体管mn1的驱动力更强，因此输出out_nd1可以更快地转变为逻辑高电平。此时，随着接地电压vss减小，电压发生电路200可以增大并输出第二偏置电压pbias。因此，第一晶体管mp1的驱动力可能变得比第四晶体管mn2的驱动力更弱，并且流过第一三相反相器tiv1的电流量可能减小。结果，可以将输出out_nd1相对于输入信号in的延迟量td1维持并校正为均衡的水平，即，保持对功率噪声的鲁棒性。类似地，当接地电压vss减小时，第六晶体管mp4的驱动力可能变强，并且输出out_nd3可以更快地转变为逻辑高电平。然而，根据增大的第二偏置电压pbias，第五晶体管mp3的驱动力可能变得比第八晶体管mn4的驱动力更弱，并且流过第二三相反相器tiv2的电流量可能减小。结果，可以将输出out_nd3相对于输入信号(即，输出out_nd2)的延迟量td1维持并校正为均衡的水平。

如上所述，根据本发明的一个实施例，可以通过补偿随着电源电压vdd的电压电平和接地电压vss的电压电平被改变而变化的驱动力来抑制抖动的发生。这里，当将更灵敏地检测电源电压vdd的变化或接地电压vss的变化以补偿驱动力时，电压发生电路200的第一运算放大器op1和第二运算放大器op2可以被设定为具有更高的放大增益。这里，可以将第一偏置电压nbias和第二偏置电压pbias设定为包括在nmos/pmos晶体管的操作区域中。

图8是示出根据本发明的一个实施例的延迟线300的电路图。

参考图8，延迟线300可以包括多个第一延迟元件nd11至nd1n、多个第二延迟元件nd21至nd2n以及多个第三延迟元件nd31至nd3n。第一延迟元件至第三延迟元件nd11至nd1n、nd21至nd2n以及nd31至nd3n可以彼此对应，并且对应的第一延迟元件至第三延迟元件可以形成一个单位延迟ud。简而言之，延迟线300可以包括多个单位延迟ud1至udn。

第一延迟元件nd11至nd1n可以串联耦接以基于多个延迟控制信号s<1:n>来接收输入信号in。作为示例而非限制，第一延迟元件nd11至nd1n中的每个可以被实现为与非门，该与非门通过第一输入端子接收延迟控制信号s<1:n>中的对应信号并且通过第二输入端子接收前一级的输出。第一级的第一延迟元件nd11可以通过第二输入端子接收输入信号in。换句话说，第一延迟元件nd11至nd1n可以基于延迟控制信号s<1:n>来将输入信号in反相并且将被反相的输入信号延迟设定时间。

第二延迟元件nd21至nd2n可以串联耦接以输出输出信号outb。作为示例而非限制，第二延迟元件nd21至nd2n中的每个可以被实现为与非门，所述与非门通过第一输入端子来接收前一级的输出，并且通过第二输入端子接收对应的第三延迟元件的输出。最后一级的第二延迟元件nd2n可以通过第一输入端子接收电源电压vdd，而第一级的第二延迟元件nd21可以接收输出信号outb。

基于通过将多个延迟控制信号s<2:n>反相而产生的反相延迟控制信号sb<2:n>，第三延迟元件nd31至nd3n可以将第一延迟元件nd11至nd1n分别耦接至第二延迟元件nd21至nd2n。作为示例而非限制，第三延迟元件nd31至nd3n中的每个可以被实现为与非门，该与非门通过第一输入端子接收反相延迟控制信号sb<2:n>之中的对应信号，并且接收第一延迟元件的输出。第一级的第三延迟元件nd31可以通过第一输入端子接收反相延迟控制信号sb<2>。第二级的第三延迟元件nd32可以通过第一输入端子接收反相延迟控制信号sb<3>。以这种方式，最后一级的第三延迟元件nd3n可以通过第一输入端子接收电源电压vdd。简而言之，第三延迟元件nd31至nd3n可以基于反相延迟控制信号sb<2:n>来将第一延迟元件nd11至nd1n的输出延迟设定时间，并将被延迟的信号提供给第二延迟元件nd21至nd2n的第二输入端子。

根据一个实施例，第一延迟元件至第三延迟元件nd11至nd1n、nd21至nd2n以及nd31至nd3n可以被实现为反相器件(例如，与非门或反相器)。当第一延迟元件至第三延迟元件nd11至nd1n、nd21至nd2n和nd31至nd3n被形成为反相器件以便将输入信号in延迟而不进行反相并且提供被延迟的输入信号作为最终输出信号out时，延迟线300可以进一步包括反相器件nd41，该反相器件nd41用于接收第二延迟元件nd21至nd2n的输出信号outb，并且用于将该输出信号outb反相并输出作为输出out。作为示例而非限制，反相器件nd41可以被实现为与非门，该与非门通过第一输入端子接收电源电压vdd，并且通过第二输入端子接收第三延迟元件nd31至nd3n的输出outb。

此外，根据本发明的一个实施例的延迟线300可以包括与第一延迟元件nd11至nd1n并联耦接的多个第一三相反相器tiv11至tiv1n。第一三相反相器tiv11至tiv1n可以通过第一控制端子接收用于补偿电源电压vdd的变化的多个第一偏置电压nbias<1:n>，并且可以通过第二控制端子接收用于补偿接地电压vss的变化的多个第二偏置电压pbias<1:n>。例如，第一三相反相器tiv11至tiv1n可以耦接在第一延迟元件nd11至nd1n的第二输入端子与输出端子之间。第一三相反相器tiv11至tiv1n可以与上面参考图3至图7所述的第一三相反相器tiv1具有基本相同的结构。

此外，根据本发明的一个实施例的延迟线300可以包括与第二延迟元件nd21至nd2n并联耦接的多个第二三相反相器tiv21至tiv2n和多个第三三相反相器tiv31至tiv3n。第二三相反相器tiv21至tiv2n可以并联耦接在第二延迟元件nd21至nd2n的第一输入端子与输出端子之间，以通过第一控制端子接收用于补偿电源电压vdd的变化的多个第一偏置电压nbias<2:n>并且通过第二控制端子接收用于补偿接地电压vss的变化的多个第二偏置电压pbias<2:n>。第三三相反相器tiv31至tiv3n可以并联耦接在第二延迟元件nd21至nd2n的第二输入端子与输出端子之间，以通过第一控制端子接收反相延迟控制信号sb<2:n>并且通过第二控制端子接收多个延迟控制信号s<2:n>。换句话说，第三三相反相器tiv31至tiv3n可以基于延迟控制信号s<2:n>和反相延迟控制信号sb<2:n>来导通/关断。第二三相反相器tiv21至tiv2n和第三三相反相器tiv31至tiv3n中的每个可以与上面参考图3至图7描述的第二三相反相器tiv2具有基本相同的结构。

在第二三相反相器tiv21至tiv2n之中的最后一级的第二三相反相器tiv2n可以分别通过第一控制端子和第二控制端子接收接地电压vss和电源电压vdd。另一方面，在第三三相反相器tiv31至tiv3n之中的最后一级的第三三相反相器tiv3n可以分别通过第一控制端子和第二控制端子接收电源电压vdd和接地电压vss。因此，尽管最后一级的第二三相反相器tiv2n维持关断状态，但是最后一级的第三三相反相器tiv3n可以维持导通状态。

延迟线300可以包括诸如图9所示的电压补偿电路400，以产生多个第一偏置电压nbias<1:n>和多个第二偏置电压pbias<1:n>。电压补偿电路400可以设置在延迟线300内部或外部。

图9是示出用于产生图8所示的多个第一偏置电压nbias<1:n>和多个第二偏置电压pbias<1:n>的电压补偿电路400的电路图。图10是说明图9所示的电压补偿电路400的操作的逻辑表。

参考图9，电压补偿电路400可以包括电压发生电路410和电压输出电路430。

电压发生电路410可以通过以-r2/r1的比率放大电源电压vdd相对于第一参考电压nbias_ref的变化来产生第一基准电压nbase，并且可以通过以-r4/r3的比率放大接地电压vss相对于第二参考电压pbias_ref的变化来产生第二基准电压pbase。电压发生电路410可以与图2的电压发生电路200具有基本相同的结构。

基于延迟控制信号s<1:n>和反相延迟控制信号sb<1:n>，电压输出电路430可以输出第一基准电压nbase作为第一偏置电压nbias<1:n>之中的至少一个，并且输出第二基准电压pbase作为第二偏置电压pbias<1:n>之中的至少一个。

根据一个实施例，电压输出电路430可以包括第一电压输出单元432和第二电压输出单元434。

第一电压输出单元432可以基于延迟控制信号s<1:n>和反相延迟控制信号sb<1:n>来选择第一基准电压nbase或接地电压vss，并且输出第一偏置电压nbias<1:n>。根据一个实施例，第一电压输出单元432可以包括分别输出多个第一偏置电压nbias<1:n>的多个第一发送器tg11至tg1n。当延迟控制信号s<1:n>被激活时，第一发送器tg11至tg1n可以输出第一基准电压nbase作为第一偏置电压nbias<1:n>。当反相延迟控制信号sb<1:n>被激活时，第一发送器tg11至tg1n可以输出接地电压vss作为第一偏置电压nbias<1:n>。

第二电压输出单元434可以基于延迟控制信号s<1:n>和反相延迟控制信号sb<1:n>来选择第二基准电压pbase或电源电压vdd，并且输出第二偏置电压pbias<1:n>。根据一个实施例，第二电压输出单元434可以包括分别输出多个第二偏置电压pbias<1:n>的多个第二发送器tg21至tg2n。当延迟控制信号s<1:n>被激活时，第二发送器tg21至tg2n可以输出第二基准电压pbase作为第二偏置电压pbias<1:n>。当反相延迟控制信号sb<1:n>被激活时，第二发送器tg21至tg2n可以输出电源电压vdd作为第二偏置电压pbias<1:n>。

延迟控制信号s<1:n>可以是被设定为确定在单位延迟ud1至udn之中要被使用的单位延迟的数量的信号。在本发明的一个实施例中，延迟控制信号s<1:n>可以由温度计码(其是一元码)形成。参考图10，当要使用在单位延迟ud1至udn之中的一个单位延迟(例如，第一单位延迟ud1)时，延迟控制信号s<1:n>可以具有初始值“1000….0000”。随着要被使用的单位延迟的数量的增加，延迟控制信号s<1:n>可能会增加到“1100….0000”、“1110….0000”、……、“1111….1111”。

例如，当延迟控制信号s<1:n>是“1000….0000”时，电压补偿电路400可以基于被激活为逻辑高电平的延迟控制信号s<1>而分别输出第一基准电压nbase和第二基准电压pbase作为第一偏置电压nbias<1>和第二偏置电压pbias<1>。本文中，电压补偿电路400可以将剩余的第一偏置电压nbias<2:n>固定到接地电压vss并且将其输出，并且电压补偿电路400可以将剩余的第二偏置电压pbias<2:n>固定到电源电压vdd并将其输出。以这种方式，当延迟控制信号s<1:n>具有值“1111….1111”时，电压补偿电路400可以基于被激活为逻辑高电平的延迟控制信号s<1:n>而分别输出第一基准电压nbase和第二基准电压nbase和pbase作为第一偏置电压nbias<1:n>和第二偏置电压pbias<1:n>。

如上所述，电压补偿电路400可以通过以-r2/r1的比率来放大电源电压vdd相对于第一参考电压nbias_ref的变化而产生第一偏置电压nbias<1:n>，并且通过以-r4/r3的比率来放大接地电压vss相对于第二参考电压pbias_ref的变化而产生第二偏置电压pbias<1:n>。

下面参考图8至图11c来描述根据本发明的一个实施例的延迟线的操作。

图11a至图11c是示出图8所示的延迟线的操作的电路图。

参考图11a，示出了延迟控制信号s<1:n>为“1000….0000”的情况。换句话说，延迟控制信号s<1>可以被激活为逻辑高电平，而剩余的延迟控制信号s<2:n>可以被去激活为逻辑低电平。另外，反相延迟控制信号sb<1>可以被激活为逻辑低电平，而剩余的反相延迟控制信号sb<2:n>可以被去激活为逻辑高电平。

在这种情况下，仅第一级的被阴影化的第一延迟元件nd11可以作为延迟元件(即，反相器)工作，而其余的第一延迟元件nd12至nd1n可以提供固定为逻辑高电平的输出。此外，仅第一级的被阴影化的第三延迟元件nd31可以作为延迟元件工作，而其余的第三延迟元件nd32至nd3n可以提供固定为逻辑低电平的输出。因此，第一级的除了被阴影化的第二延迟元件nd21以外的其余第二延迟元件nd22至nd2n可以提供固定为逻辑高电平的输出。第一级的被阴影化的第二延迟元件nd21可以作为延迟元件工作。简而言之，第一单位延迟ud1可以工作以将输入信号in延迟并将其作为输出信号outb提供。

本文中，电压补偿电路400可以分别输出第一基准电压nbase和第二基准电压pbase作为第一偏置电压nbias<1>和第二偏置电压pbias<1>，并且在将其余的第一偏置电压nbias<2:n>固定为接地电压vss之后将其输出且在将其余的第二偏置电压pbias<2:n>固定为电源电压vdd之后将其输出。因此，第一级的被阴影化的第一三相反相器tiv11和被阴影化的第三三相反相器tiv31至tiv3n可以被激活并工作。

结果，当第一单位延迟ud1工作时，第一三相反相器tiv11可以在输入信号in经过的路径中工作，因此可以通过补偿随着电源电压vdd的电压电平和接地电压vss的电压电平被改变而变化的驱动力来抑制抖动的发生。

根据一个实施例，图11a中所示的延迟线300还可以包括反相器件nd41，该反相器件nd41用于接收第一单位延迟ud1的输出信号outb，以及将其反相并输出为输出out。作为示例而非限制，反相器件nd41可以被实现为通过第一输入端子接收电源电压vdd并且通过第二输入端子接收输出outb的与非门。

参考图11b，示出了延迟控制信号s<1:n>为“1110….0000”的情况。

在这种情况下，被阴影化的第一延迟元件nd11至nd13可以各自作为延迟元件(即，反相器)工作，并且其余的第一延迟元件nd14至nd1n可以提供固定为逻辑高电平的输出。此外，在第一延迟元件nd11至nd13之中的被阴影化的第三延迟元件nd33(其对应于最后一个，即，nd13)可以作为延迟元件工作，而第三延迟元件nd31和nd32(其对应于nd11和nd12)可以提供固定为逻辑高电平的输出，而其余的第三延迟元件nd34至nd3n可以提供固定为逻辑低电平的输出。因此，与第一延迟元件nd11至nd13相对应的被阴影化的第二延迟元件nd21至nd23可以作为延迟元件工作，而其余的第二延迟元件nd24至nd2n可以提供固定为逻辑高电平的输出。换句话说，第一单元延迟ud1至第三单元延迟ud3可以工作以将输入信号in延迟并将其作为输出信号outb提供。

本文中，电压补偿电路400可以分别输出第一基准电压nbase和第二基准电压pbase作为第一偏置电压nbias<1:3>和第二偏置电压pbias<1:3>。因此，被阴影化的第一三相反相器tiv11至tiv13、被阴影化的第二三相反相器tiv21和tiv22以及被阴影化的第三三相反相器tiv33至tiv3n可以被激活并工作。

结果，当第一单元延迟ud1至第三单元延迟ud3工作时，第一三相反相器tiv11至tiv13以及第二三相反相器tiv21和tiv22可以在输入信号in经过的路径中工作，因此可以通过补偿随着电源电压vdd的电压电平和接地电压vss的电压电平被改变而变化的驱动力来抑制抖动的发生。

根据一个实施例，图11b中所示的延迟线300还包括反相器件nd41，该反相器件nd41用于接收第一单元延迟ud1至第三单元延迟ud3的输出信号outb，以及将其反相并输出为输出out。作为示例而非限制，反相器件nd41可以被实现为通过第一输入端子接收电源电压vdd并且通过第二输入端子接收输出outb的与非门。

参考图11c，示出了延迟控制信号s<1:n>为“1111….1111”的情况。

在这种情况下，所有的被阴影化的第一延迟元件nd11至nd1n都可以作为延迟元件(即，反相器)工作。此外，仅最后一级的被阴影化的第三延迟元件nd3n可以作为延迟元件工作，而其余的第三延迟元件nd31至nd3n-1可以提供固定为逻辑高电平的输出。因此，所有的被阴影化的第二延迟元件nd21至nd2n都可以作为延迟元件工作。简而言之，第一单位延迟ud1至第n单位延迟udn可以工作以将输入信号in延迟并将其作为输出信号outb提供。

本文中，电压补偿电路400可以输出第一基准电压nbase和第二基准电压pbase作为所有的第一偏置电压nbias<1:n>和第二偏置电压pbias<1:n>。因此，所有的被阴影化的第一三相反相器tiv11至tiv1n、被阴影化的第二三相反相器tiv21至tiv2n-1(除了最后一级的第二三相反相器)以及最后一级的被阴影化的第三三相反相器tiv3n可以被激活并工作。

结果，当第一单位延迟ud1至第n单位延迟udn工作时，第一三相反相器tiv11至tiv1n和第二三相反相器tiv21至tiv2n-1可以在输入信号in经过的路径中工作，因此可以通过补偿随着电源电压vdd的电压电平和接地电压vss的电压电平被改变而变化的驱动力来抑制抖动的发生。

根据一个实施例，图11c所示的延迟线300还可以包括反相器件nd41，该反相器件nd41用于接收第一单位延迟ud1至第n单位延迟udn的输出信号outb，以及将其反相并输出为输出out。作为示例而非限制，反相器件nd41可以被实现为通过第一输入端子接收电源电压vdd并且通过第二输入端子接收输出outb的与非门。

参考图11a至图11c，第二三相反相器tiv21至tiv2n和第三三相反相器tiv31至tiv3n可以彼此对应，并且对应的第二三相反相器和对应的第三三相反相器之一可以被导通。

图12是示出根据本发明的一个实施例的包括延迟线的延迟锁定环(dll)电路500的框图。

参考图12，延迟锁定环电路500可以包括延迟线510、复制延迟器520、相位检测器530和延迟控制器540。

延迟线510可以包括多个单位延迟，并且通过基于延迟控制信号s<1:n>而选择要被使用的单位延迟的数量并且将外部时钟extclk延迟设定时间来输出延迟时钟inclk。延迟线510可以控制基于第一偏置电压nbias<1:n>和第二偏置电压pbias<1:n>而选择的单位延迟的至少一个延迟元件的驱动力。延迟线510可以与图8所示的延迟线300具有基本相同的结构。

复制延迟器520可以是被形成为与实际时钟路径(也被称为tac路径)具有相同的延迟条件的电路，延迟时钟inclk通过该实际时钟路径被发送到半导体器件的最终数据输出端子。复制延迟器520可以接收延迟时钟inclk并产生反馈时钟fbclk。反馈时钟fbclk可以与发送到半导体器件的最终数据输出端子的时钟具有相同的相位。

相位检测器530可以通过将外部时钟extclk的相位与反馈时钟fbclk的相位相互比较来产生相位比较信号pd_det。

延迟控制器540可以包括多个延迟控制信号s<1:n>，所述多个延迟控制信号s<1:n>用于基于从相位检测器530输入的相位比较信号pd_det来选择在延迟线510中使用的单位延迟的数量。根据本发明的一个实施例，延迟控制器540可以包括图9的电压补偿电路400的结构。换句话说，基于延迟控制信号s<1:n>，延迟控制器540可以产生用于补偿电源电压vdd的变化的多个第一偏置电压nbias<1:n>，并且可以产生用于补偿接地电压vss的变化的多个第二偏置电压pbias<1:n>。

利用该结构，延迟锁定环电路500可以调整延迟时钟inclk的延迟量，以使得在半导体器件的最终数据输入/输出端子中使用的时钟信号的相位与外部时钟extclk同步。本文中，根据本发明的一个实施例的延迟锁定环电路500可以通过补偿随着电源电压vdd的电压电平和接地电压vss的电压电平被改变而变化的驱动力来抑制抖动的发生。

根据本发明的实施例，由于延迟线和包括延迟单元的延迟线对功率噪声具有鲁棒性，因此可以更精确地控制输入信号的延迟时间。

虽然已经示出和描述了本发明的各种实施例，但是根据本公开，对于本领域技术人员而言显而易见的是，在不脱离本发明的如所附权利要求所限定的精神和范围的情况下可以进行各种改变和修改。

例如，上述实施例中示出的逻辑门和晶体管可以根据输入信号的极性而被实现为不同的位置和类型。