一种基于三模冗余技术的抗辐射半加器电路的制作方法

本实用新型涉及抗辐射电路的设计，具体是涉及一种基于三模冗余技术的抗辐射半加器电路。

背景技术：

航空航天领域的电路芯片在保证抗辐照能力的前提下，对性能要求越来越高。为了获得更好的芯片性能，需要采用特征尺寸更小，更加先进工艺来生产芯片。

辐射对数字电路的主要影响体现为单粒子效应(singleeventeffect,see)和总剂量效应(totalionizingdose,tid),在辐射环境下，mos集成电路芯片被高能的带电粒子轰击。当带电粒子轰击到原本截止的mos管漏区时，由于高能带电粒子的能量传递，短时间内会产生大量可以自由移动的载流子，即空穴和电子，从而使原本截止的mos管导通，从而改变器件的输出电平。由于高能粒子产生的载流子随时间推移会很快复合或泄放并回到轰击前的载流子浓度状态，因此被击中的mos管会有一个从截止到导通到再截止的过程，反映在mos管输出上，就会产生一个正脉冲或负脉冲的波形。这种瞬态的脉冲效应称作单粒子瞬态。对于组合逻辑电路来说，单粒子瞬态效应会影响电路的输出。而随着特征尺寸的进一步缩小，单粒子效应对电路的影响越来越大。

因此有必要对辐射环境下工作的mos集成电路进行加固（radiationharden）。

技术实现要素：

本实用新型的目的在于提供一种基于三模冗余技术的抗辐射半加器电路，该抗辐射半加器电路克服了现有技术的不足，使用三模冗余技术进行加固，进一步减少了面积，实现了半加器功能，同时具有较强的抗辐射能力。

为达到上述目的，本实用新型解决其技术问题所采用的技术方案是：一种基于三模冗余技术的抗辐射半加器电路，其特征在于：所述抗辐射半加器电路包括第一与非门、第二与非门、第三与非门、第一或与非门、第二或与非门、第三或与非门、第一反相输出的表决电路和第二反相输出的表决电路；

所述第一与非门是由pmos管pm1、pm2和nmos管nm1、nm2构成，其输出信号nc1为信号a和信号b的与非；所述pm1和pm2的源极并联和电源相接，其漏极均与nm1的漏极连接，所述nm2的漏极与nm1的源极连接，nm2的源极接地，所述pm1和nm1的栅极均与输入信号a相接，所述pm2和nm2的栅极均与输入信号b相连，所述pm2和nm1的漏极输出信号nc1；

所述第二与非门是由pmos管pm6、pm7和nmos管nm6、nm7构成，其输出信号nc2为信号a和信号b的与非；所述pm6和pm7的源极并联和电源相接，其漏极均与nm6的漏极连接，所述nm7的漏极与nm6的源极连接，nm7的源极接地，所述pm6和nm6的栅极均与输入信号a相接，所述pm7和nm7的栅极均与输入信号b相连，所述pm7和nm6的漏极输出信号nc2；

所述第三与非门是由pmos管pm11、pm12和nmos管nm11、nm12构成，其输出信号nc3为信号a和信号b的与非；所述pm11和pm12的源极并联和电源相接，其漏极均与nm11的漏极连接，所述nm12的漏极与nm11的源极连接，nm12的源极接地，所述pm11和nm11的栅极均与输入信号a相接，所述pm12和nm12的栅极均与输入信号b相连，所述pm12和nm11的漏极输出信号nc3；

所述第一或与非门是由pmos管pm3、pm4、pm5和nmos管nm3、nm4、nm5构成，其输出信号ns1为信号a和信号b的同或；所述pm3和pm5的源极均外接电源，pm3的漏极与pm4的源极相连，所述pm4和pm5的漏极均与nm5的漏极连接，所述nm3和nm4的漏极均与nm5的源极连接，nm3和nm4的源极接地；所述pm3和nm3的栅极均与输入信号b相连，所述pm4和nm4的栅极均与输入信号a相接，所述pm5和nm5的栅极与信号nc1的输出端连接，所述pm5和nm5的漏极输出信号ns1；

所述第二或与非门是由pmos管pm8、pm9、pm10和nmos管nm8、nm9、nm10构成，其输出ns2为信号a和信号b的同或；所述pm8和pm10的源极均外接电源，pm8的漏极与pm9的源极相连，所述pm9和pm10的漏极均与nm10的漏极连接，所述nm8和nm9的漏极均与nm10的源极连接，nm8和nm9的源极接地；所述pm8和nm8的栅极均与输入信号b相连，所述pm9和nm9的栅极均与输入信号a相接，所述pm10和nm10的栅极与信号nc2的输出端连接，所述pm10和nm10的漏极输出信号ns2；

所述第三或与非门是由pmos管pm13、pm14、pm15和nmos管nm13、nm14、nm15构成，其输出ns3为信号a和信号b的同或；所述pm13和pm15的源极均外接电源，pm13的漏极与pm14的源极相连，所述pm14和pm15的漏极均与nm15的漏极连接，所述nm13和nm14的漏极均与nm15的源极连接，nm13和nm14的源极接地；所述pm13和nm13的栅极均与输入信号b相连，所述pm14和nm14的栅极均与输入信号a相接，所述pm15和nm15的栅极与信号nc3的输出端连接，所述pm15和nm15的漏极输出信号ns3；

所述第一反相输出的表决电路是由pmos管pm16、pm17、pm18、pm19、pm20、pm21和nmos管nm16、nm17、nm18、nm19、nm20构成，输入信号为ns1、ns2和ns3，输出信号为s；所述pm16的源极外接电源，其漏极与pm17的源极相接，所述pm17的漏极与nm17的漏极连接，nm17的源极与nm16的漏极连接，nm16的源极接地；所述pm16和nm16的栅极与信号ns1的输出端连接，输入信号ns1，pm17和nm17的栅极与信号ns3的输出端连接，输入信号ns3；所述pm18的源极外接电源，其漏极与pm19的源极相接，所述pm19的漏极与nm19的漏极连接；nm19的源极与nm18的漏极连接，nm18的源极接地；所述pm18和nm18的栅极与信号ns2的输出端连接，输入信号ns2，pm19和nm19的栅极与信号ns1的输出端连接，输入信号ns1；所述pm20的源极外接电源，其漏极与pm21的源极相接，所述pm21的漏极与nm21的漏极连接，nm21的源极与nm20的漏极连接，nm20的源极接地；所述pm20和nm20的栅极与信号ns3的输出端连接，，输入信号ns3；pm21和nm21的栅极与信号ns2的输出端连接，，输入信号ns2；所述pm17、nm17、pm19、nm19、pm21和nm21的漏极均相连，并输出信号s；

所述第二反相输出的表决电路是由pmos管pm22、pm23、pm24、pm25、pm26、pm27和nmos管nm22、nm23、nm24、nm25、nm26构成，输入信号为nc1、nc2和nc3，输出信号为co；所述pm22的源极外接电源，其漏极与pm23的源极相接，所述pm23的漏极与nm23的漏极连接，nm23的源极与nm22的漏极连接，nm22的源极接地；所述pm22和nm22的栅极与信号nc1的输出端连接，输入信号nc1，pm23和nm23的栅极与信号nc3的输出端连接，输入信号nc3；所述pm24的源极外接电源，其漏极与pm25的源极相接，所述pm25的漏极与nm25的漏极连接；nm25的源极与nm24的漏极连接，nm24的源极接地；所述pm24和nm24的栅极与信号nc2的输出端连接，输入信号nc2，pm25和nm25的栅极与信号nc1的输出端连接，输入信号nc1；所述pm26的源极外接电源，其漏极与pm27的源极相接，所述pm27的漏极与nm27的漏极连接，nm27的源极与nm26的漏极连接，nm26的源极接地；所述pm26和nm26的栅极与信号nc3的输出端连接，输入信号nc3；pm27和nm27的栅极与信号nc2的输出端连接，，输入信号nc2；所述pm23、nm23、pm25、nm25、pm27和nm27的漏极均相连，并输出信号co。

在上述技术方案中，pm1，pm2，nm1和nm2构成第一与非门，其输出nc1为信号a和信号b的与非；pm6，pm7，nm6和nm7构成第二与非门，其输出nc2为信号a和信号b的与非；pm11，pm12，nm11和nm12构成第三与非门，其输出nc3为信号a和信号b的与非。pm22，pm23，pm24，pm25，pm26，pm27，nm22，nm23，nm24，nm25，nm26和nm27构成第二反相输出的表决电路，输入信号为nc1、nc2和nc3，输出信号为co。当电路没有受到单粒子瞬态的作用时，nc1、nc2和nc3状态相同，该第二反相输出的表决电路相当于一个反相器，其输出信号co为信号a和信号b的逻辑与，从而实现半加器进位信号的功能。pm3，pm4，pm5，nm3，nm4和nm5构成第一或与非门，其输出信号ns1为信号a和信号b的同或；pm8，pm9，pm10，nm8，nm9和nm10构成第二或与非门，其输出信号ns2为信号a和信号b的同或；pm13，pm14，pm15，nm13，nm14和nm15构成第三或与非门，其输出信号ns3为信号a和信号b的同或；pm16，pm17，pm18，pm19，pm20，pm21，nm16，nm17，nm18，nm19，nm20和nm21构成第一反相输出的表决电路，输入信号为ns1、ns2和ns3，输出信号为s。当电路没有受到单粒子瞬态的作用时，ns1，ns2和ns3状态相同，该第一反相输出的表决电路相当于一个反相器，其输出信号s为信号a和信号b的异或，从而实现半加器求和信号的功能。当电路受到单粒子瞬态作用，导致信号ns1、ns2和ns3中的一个发生改变，同时另外两个信号不发生变化时，第一反相输出的表决电路可以正常输出求和信号s。同样，当电路受到单粒子瞬态作用，导致信号nc1，nc2和nc3中的一个发生改变，同时另外两个信号不发生变化时，第二反相输出的表决电路也可以正常输出进位信号co。本实用新型的抗辐射半加器电路使用三模冗余技术进行加固，进一步减少了面积，实现了半加器功能，同时具有较强的抗辐射能力。

附图说明

图1是本实用新型一种基于三模冗余技术的抗辐射半加器电路的线路图。

具体实施方式

下面结合附图和实施例对本实用新型一种基于三模冗余技术的抗辐射半加器电路作进一步详细说明。构成本申请的附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。

由图1可见，本实施例的一种基于三模冗余技术的抗辐射半加器电路包括第一与非门、第二与非门、第三与非门、第一或与非门、第二或与非门、第三或与非门、第一反相输出的表决电路和第二反相输出的表决电路。

本实施例的第一与非门是由pmos管pm1、pm2和nmos管nm1、nm2构成，其输出信号nc1为信号a和信号b的与非；所述pm1和pm2的源极并联和电源相接，其漏极均与nm1的漏极连接，所述nm2的漏极与nm1的源极连接，nm2的源极接地，所述pm1和nm1的栅极均与输入信号a相接，所述pm2和nm2的栅极均与输入信号b相连，所述pm2和nm1的漏极输出信号nc1。

本实施例的第二与非门是由pmos管pm6、pm7和nmos管nm6、nm7构成，其输出信号nc2为信号a和信号b的与非；所述pm6和pm7的源极并联和电源相接，其漏极均与nm6的漏极连接，所述nm7的漏极与nm6的源极连接，nm7的源极接地，所述pm6和nm6的栅极均与输入信号a相接，所述pm7和nm7的栅极均与输入信号b相连，所述pm7和nm6的漏极输出信号nc2。

本实施例的第三与非门是由pmos管pm11、pm12和nmos管nm11、nm12构成，其输出信号nc3为信号a和信号b的与非；所述pm11和pm12的源极并联和电源相接，其漏极均与nm11的漏极连接，所述nm12的漏极与nm11的源极连接，nm12的源极接地，所述pm11和nm11的栅极均与输入信号a相接，所述pm12和nm12的栅极均与输入信号b相连，所述pm12和nm11的漏极输出信号nc3。

本实施例的第一或与非门是由pmos管pm3、pm4、pm5和nmos管nm3、nm4、nm5构成，其输出信号ns1为信号a和信号b的同或；所述pm3和pm5的源极均外接电源，pm3的漏极与pm4的源极相连，所述pm4和pm5的漏极均与nm5的漏极连接，所述nm3和nm4的漏极均与nm5的源极连接，nm3和nm4的源极接地；所述pm3和nm3的栅极均与输入信号b相连，所述pm4和nm4的栅极均与输入信号a相接，所述pm5和nm5的栅极与信号nc1的输出端连接，所述pm5和nm5的漏极输出信号ns1。

本实施例的第二或与非门是由pmos管pm8、pm9、pm10和nmos管nm8、nm9、nm10构成，其输出ns2为信号a和信号b的同或；所述pm8和pm10的源极均外接电源，pm8的漏极与pm9的源极相连，所述pm9和pm10的漏极均与nm10的漏极连接，所述nm8和nm9的漏极均与nm10的源极连接，nm8和nm9的源极接地；所述pm8和nm8的栅极均与输入信号b相连，所述pm9和nm9的栅极均与输入信号a相接，所述pm10和nm10的栅极与信号nc2的输出端连接，所述pm10和nm10的漏极输出信号ns2。

本实施例的第三或与非门是由pmos管pm13、pm14、pm15和nmos管nm13、nm14、nm15构成，其输出ns3为信号a和信号b的同或；所述pm13和pm15的源极均外接电源，pm13的漏极与pm14的源极相连，所述pm14和pm15的漏极均与nm15的漏极连接，所述nm13和nm14的漏极均与nm15的源极连接，nm13和nm14的源极接地；所述pm13和nm13的栅极均与输入信号b相连，所述pm14和nm14的栅极均与输入信号a相接，所述pm15和nm15的栅极与信号nc3的输出端连接，所述pm15和nm15的漏极输出信号ns3。

本实施例的第一反相输出的表决电路是由pmos管pm16、pm17、pm18、pm19、pm20、pm21和nmos管nm16、nm17、nm18、nm19、nm20构成，输入信号为ns1、ns2和ns3，输出信号为s；所述pm16的源极外接电源，其漏极与pm17的源极相接，所述pm17的漏极与nm17的漏极连接，nm17的源极与nm16的漏极连接，nm16的源极接地；所述pm16和nm16的栅极与信号ns1的输出端连接，输入信号ns1，pm17和nm17的栅极与信号ns3的输出端连接，输入信号ns3；所述pm18的源极外接电源，其漏极与pm19的源极相接，所述pm19的漏极与nm19的漏极连接；nm19的源极与nm18的漏极连接，nm18的源极接地；所述pm18和nm18的栅极与信号ns2的输出端连接，输入信号ns2，pm19和nm19的栅极与信号ns1的输出端连接，输入信号ns1；所述pm20的源极外接电源，其漏极与pm21的源极相接，所述pm21的漏极与nm21的漏极连接，nm21的源极与nm20的漏极连接，nm20的源极接地；所述pm20和nm20的栅极与信号ns3的输出端连接，，输入信号ns3；pm21和nm21的栅极与信号ns2的输出端连接，，输入信号ns2；所述pm17、nm17、pm19、nm19、pm21和nm21的漏极均相连，并输出信号s。

本实施例的第二反相输出的表决电路是由pmos管pm22、pm23、pm24、pm25、pm26、pm27和nmos管nm22、nm23、nm24、nm25、nm26构成，输入信号为nc1、nc2和nc3，输出信号为co；所述pm22的源极外接电源，其漏极与pm23的源极相接，所述pm23的漏极与nm23的漏极连接，nm23的源极与nm22的漏极连接，nm22的源极接地；所述pm22和nm22的栅极与信号nc1的输出端连接，输入信号nc1，pm23和nm23的栅极与信号nc3的输出端连接，输入信号nc3；所述pm24的源极外接电源，其漏极与pm25的源极相接，所述pm25的漏极与nm25的漏极连接；nm25的源极与nm24的漏极连接，nm24的源极接地；所述pm24和nm24的栅极与信号nc2的输出端连接，输入信号nc2，pm25和nm25的栅极与信号nc1的输出端连接，输入信号nc1；所述pm26的源极外接电源，其漏极与pm27的源极相接，所述pm27的漏极与nm27的漏极连接，nm27的源极与nm26的漏极连接，nm26的源极接地；所述pm26和nm26的栅极与信号nc3的输出端连接，输入信号nc3；pm27和nm27的栅极与信号nc2的输出端连接，，输入信号nc2；所述pm23、nm23、pm25、nm25、pm27和nm27的漏极均相连，并输出信号co。

本实施例中，pm1，pm2，nm1和nm2构成第一与非门，其输出nc1为信号a和信号b的与非；pm6，pm7，nm6和nm7构成第二与非门，其输出nc2为信号a和信号b的与非；pm11，pm12，nm11和nm12构成第三与非门，其输出nc3为信号a和信号b的与非。pm22，pm23，pm24，pm25，pm26，pm27，nm22，nm23，nm24，nm25，nm26和nm27构成第二反相输出的表决电路，输入信号为nc1、nc2和nc3，输出信号为co。当电路没有受到单粒子瞬态的作用时，nc1、nc2和nc3状态相同，该第二反相输出的表决电路相当于一个反相器，其输出信号co为信号a和信号b的逻辑与，从而实现半加器进位信号的功能。pm3，pm4，pm5，nm3，nm4和nm5构成第一或与非门，其输出信号ns1为信号a和信号b的同或；pm8，pm9，pm10，nm8，nm9和nm10构成第二或与非门，其输出信号ns2为信号a和信号b的同或；pm13，pm14，pm15，nm13，nm14和nm15构成第三或与非门，其输出信号ns3为信号a和信号b的同或；pm16，pm17，pm18，pm19，pm20，pm21，nm16，nm17，nm18，nm19，nm20和nm21构成第一反相输出的表决电路，输入信号为ns1、ns2和ns3，输出信号为s。当电路没有受到单粒子瞬态的作用时，ns1，ns2和ns3状态相同，该第一反相输出的表决电路相当于一个反相器，其输出信号s为信号a和信号b的异或，从而实现半加器求和信号的功能。当电路受到单粒子瞬态作用，导致信号ns1、ns2和ns3中的一个发生改变，同时另外两个信号不发生变化时，第一反相输出的表决电路可以正常输出求和信号s。同样，当电路受到单粒子瞬态作用，导致信号nc1，nc2和nc3中的一个发生改变，同时另外两个信号不发生变化时，第二反相输出的表决电路也可以正常输出进位信号co。本实施例的抗辐射半加器电路使用三模冗余技术进行加固，进一步减少了面积，实现了半加器功能，同时具有较强的抗辐射能力。

以上所述，仅是本实用新型的实施例，并非对本实用新型作任何限制，凡是根据本实用新型技术实质对以上实施例所作的任何简单修改、变更以及等效方法的变化，均仍属于本实用新型技术方案的保护范围内。