一种自校准分频器的制作方法

1.本发明涉及一种无线通信技术领域，特别是涉及一种分频器。


背景技术：

2.分频器广泛应用于频率综合器、时钟发生器等电路，在无线通信技术领域占据必不可少的地位。但目前常见的分频器具有分频范围窄、速度慢、非50％占空比等缺点，很多新的架构被提出以克服上述缺点，但是难以在不明显增加电路复杂度的情况下同时满足上述宽分频范围、高速、50％占空比等要求。


技术实现要素：

3.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种自校准分频器，用于解决现有技术中分频器具有分频范围窄、非50％占空比的问题。
4.为实现上述目的及其他相关目的，本发明提供一种自校准分频器，包括：分频模块、第一校准模块、第二校准模块及第三校准模块；
5.所述分频模块包括多个一一对应的分频单元及控制逻辑单元；
6.所述第一校准模块包括判断单元、选择输出单元及信号输出单元；
7.输入信号接入所述分频模块，所述分频模块分别与所述第一校准模块及所述第二校准模块连接；
8.所述第一校准模块及所述第二校准模块的校准信号输出端均与所述第三校准模块连接，所述第三校准模块的输出端作为所述分频器的输出端。
9.于本发明的一实施例中，所述分频单元包括4个与门、两个正相d触发器、两个反相d触发器及一个或门；
10.正相d触发器g5的时钟信号端、正相d触发器g6的时钟信号端、反相d触发器g7的时钟信号端、反相d触发器g8的时钟信号端连接后作为所述分频单元的第一引脚；
11.与门g1的一个输入端与反相d触发器g8的反相输出端连接后，作为所述分频单元的第七引脚，与门g1的另一个输入端接反相d触发器g7的反相输出端，与门g1的输出端接正相d触发器g5的触发信号端；
12.正相d触发器g5的同相输出端接反相d触发器g8的触发信号端及或门g9的一个输入端；
13.反相d触发器g8的同相输出端接与门g3的一个输入端；
14.与门g3的另一个输入端作为所述分频单元的第五引脚，与门g3的输出端接正相d触发器g6的触发信号端；
15.正相d触发器g6的同相输出端、与门g2的一个输入端、或门g9的另一端输入端连接后，作为所述分频单元的第三引脚；
16.与门g2的另一个输入端作为所述分频单元的第四引脚；与门g2的输出端接反相d触发器g7的触发信号端；
17.或门g9的输出端接与门g4的一个输入端；
18.与门g4的另一个输入端作为所述分频单元的第二引脚，与门g4的输出端作为所述分频单元的第六引脚。
19.于本发明的一实施例中，所述控制逻辑单元包括非门g10、或门g11及或门g12；
20.或门g11的一个输入端作为所述控制逻辑单元的第一引脚，非门g10的输入端作为所述控制逻辑单元的第三引脚，或门g12的一个输入端作为所述控制逻辑单元的第二引脚，非门g10的输出端同时接或门g11、或门g12的另一输入端，或门g11的输出端作为所述控制逻辑单元的第五引脚，或门g12的输出端作为所述控制逻辑单元的第四引脚。
21.于本发明的一实施例中，所述分频模块包括九个分频单元及与之相对应的九个控制逻辑单元；
22.第一分频单元的第一引脚与输入信号连接；其余分频单元的第一引脚均与前一分频单元的第七引脚连接；
23.每一个分频单元的第二引脚均与所述选择输出单元的输出端连接；
24.每一个分频单元的第三引脚均与相应的控制逻辑单元的第一引脚连接；
25.每一个分频单元的第四引脚均与相应的控制逻辑单元的第二引脚及所述第二校准模块的输出端连接；
26.每一个分频单元的第五引脚均与后一控制逻辑单元的第五引脚连接；
27.每一个分频单元的第六引脚均与所述信号输出单元的输入端连接；
28.第九控制逻辑单元的第三引脚与所述第二校准模块的输出端连接，其余控制逻辑单元的第三引脚均与相邻的控制逻辑单元的第四引脚连接；
29.第一控制逻辑单元的第五引脚输出信号到所述第二校准模块的输入端。
30.于本发明的一实施例中，所述判断单元包括七个子单元a、一个子单元b及一个子单元c；
31.子单元a包括两个与门、两个或门及一个非门；
32.与门g15的两个输入端分别作为所述子单元a的第一引脚及第二引脚，输出端接与门g18的一个输入端后，作为所述子单元a的第三引脚；
33.或门g16的两个输入端分别作为所述子单元a的第四引脚及第五引脚，输出端接非门g17的输入端后，作为所述子单元a的第六引脚；
34.非门g17的输出端接与门g18的另一输入端；
35.与门g18的输出端接或门g19的一个输入端，或门g19的另一输入端作为所述子单元a的第七引脚，或门g19的输出端作为所述子单元a的第八引脚；
36.子单元b包括与门g20、非门g21、与门g22及或门g23；
37.与门g20的两个输入端分别作为所述子单元b的第一引脚及第二引脚，输出端接与门g22的一个输入端后，作为所述子单元b的第三引脚；
38.非门g21的输入端作为所述子单元b的第四引脚，输出端接与门g22的另一输入端；
39.与门g22的输出端接或门g23的一个输入端，或门g23的另一输入端作为所述子单元b的第五引脚，或门g23的输出端作为所述子单元b的第六引脚；
40.子单元c包括与门g24及非门g25；
41.与门g24的两个输入端分别作为所述子单元c的第一引脚及第二引脚，输出端接非
门g25的输入端，非门g25的输出端作为所述子单元c的第三引脚；
42.第一子单元a的第一引脚、第二引脚分别接十位数字逻辑信号中的s0及s1；
43.其余子单元a的第一引脚、子单元b的第一引脚及子单元c的第一引脚依次接十位数字逻辑信号中的s2-s9，其余子单元a的第一引脚还与前一子单元a的第四引脚连接，子单元b的第一引脚还与第七子单元a的第四引脚连接，子单元c的第一引脚还与第七子单元a的第五引脚及子单元b的第四引脚连接；
44.其余子单元a的第二引脚均接前一子单元a的第三引脚，子单元b的第二引脚接第七子单元a的第三引脚，子单元c的第二引脚接子单元b的第三引脚；
45.子单元a中，第七子单元a之外的其余子单元a的第五引脚均接后一子单元a的第六引脚；
46.第七子单元a的第七引脚接子单元b的第六引脚，其余子单元a的第七引脚均接前一子单元a的第八引脚；
47.第一子单元a的第八引脚接所述第三校准模块的输入端。
48.于本发明的一实施例中，所述选择输出单元包括七个子单元d、一个子单元e及一个子单元f；
49.所述子单元d包括或门g30、非门g31及与门g32；
50.或门g30的两个输入端作为所述子单元d的第一引脚及第二引脚，或门g30的输出端和非门g31的输入端连接后，作为所述子单元d的第三引脚；
51.非门g31的输出端接与门g32的一个输入端，与门g32的另一输入端作为所述子单元d的第四引脚，与门g32的输出端作为所述子单元d的第五引脚；
52.所述子单元e包括非门g33及与门g34；
53.非门g33的输入端作为所述子单元e的第一引脚，输出端接与门g34的一个输入端，与门g34的另一输入端作为所述子单元e的第二引脚，与门g34的输出端作为所述子单元e的第三引脚；
54.所述子单元f包括非门g35；
55.非门g35的输入端作为所述子单元f的第一引脚，输出端作为所述子单元f的第二引脚；
56.每个子单元d的第四引脚、子单元e的第二引脚及子单元f的第一引脚分别接十位数字逻辑信号中的s1-s9；
57.第七子单元d的第一引脚接子单元e的第二引脚，其余子单元d的第一引脚均接后一子单元d的第四引脚；
58.第七子单元d的第二引脚接子单元e的第一引脚及子单元f的第一引脚，其余子单元d的第二引脚均接后一子单元d的第三引脚；
59.每个子单元d的第五引脚、子单元e的第三引脚及子单元f的第二引脚，依次输出控制信号到每个所述分频单元的第二引脚。
60.于本发明的一实施例中，所述信号输出单元包括八个或门；
61.第一或门的两个输入端分别接第一分频单元及第二分频单元的第六引脚；
62.其余或门的一个输入端依次接第三分频单元到第九分频单元的第六引脚，另一个输入端接前一或门的输出端；
63.第八或门的输出端作为所述信号输出单元的校准信号输出端接所述第三校准模块的输入端。
64.于本发明的一实施例中，所述第二校准模块包括d触发器g40、与门g41及九个加法器；
65.所述加法器包括异或门g43及与门g42；异或门g43的一个输入端和与门g42的一个输入端连接后，作为所述加法器的第一引脚；异或门g43的另一个输入端和与门g42的另一个输入端连接后，作为所述加法器的第二引脚；与门g42的输出端作为所述加法器的第三引脚；异或门g43的输出端作为所述加法器的第四引脚；
66.d触发器g40的时钟信号端接所述第一控制逻辑单元的第五引脚，d触发器g40的触发信号端与反相输出端连接，d触发器g40的同相输出端和与门g41的一个输入端连接后，作为所述第二校准模块的校准信号输出端，与所述第三校准模块的输入端连接；与门g41的另一输入端接十位数字逻辑信号中的s0，与门g41的输出端接第一加法器的第一引脚；其余加法器的第一引脚均接前一加法器的第三引脚；
67.每个加法器的第二引脚依次接十位数字逻辑信号中的s1-s9；
68.每个加法器的第四引脚依次接每个所述分频单元的第四引脚，第九加法器的第四引脚接第九控制逻辑单元的第三引脚。
69.于本发明的一实施例中，所述第三校准模块包括数据选择器u1、数据选择器u2、d触发器q50、d触发器q51、非门q52及或门q53；
70.数据选择器u1的两个信号输入端分别接所述第一校准模块及所述第二校准模块的校准信号输出端；
71.数据选择器u1的选择控制端接第一子单元a的第八引脚，数据选择器u1的输出端接d触发器q50及d触发器q51的触发信号端；
72.d触发器q50的时钟信号端及非门q52的输入端均接输入信号；非门q52的输出端接d触发器q51的时钟信号端；
73.d触发器q50及d触发器q51的同相输出端分别接入或门q53的两个输入端；
74.数据选择器u2的一个输入端接d触发器g40的同相输出端，另一个输入端接或门q53的输出端，数据选择器u2的选择控制端接十位数字逻辑信号中的s0，数据选择器u2的输出端作为所述分频器的输出端。
75.如上所述，本发明的一种自校准分频器，通过两次校准，且针对不同分频比采用不同的校准方法，能够在1ghz的频率范围内实现1～1023的连续整数分频比，且无论是偶数分频还是奇数分频后的输出信号都具有50％的占空比，且所有电路均采用标准数字逻辑，简单易用，性能优越。
附图说明
76.图1显示为本发明的整体结构框图。
77.图2显示为本发明分频单元的接线示意图。
78.图3显示为本发明控制逻辑单元的接线示意图。
79.图4显示为本发明分频模块的接线示意图。
80.图5显示为本发明判断单元的接线示意图。
81.图6显示为本发明选择输出单元的接线示意图。
82.图7显示为本发明信号输出单元的接线示意图。
83.图8显示为本发明加法器的接线示意图。
84.图9显示为本发明第二校准模块的接线示意图。
85.图10显示为本发明第三校准模块的接线示意图。
86.元件标号说明
87.1、分频模块；2、第一校准模块；3、第二校准模块；4、第三校准模块；
88.11、分频单元；12、控制逻辑单元；21、判断单元；22、选择输出单元；
89.23、信号输出单元；31、加法器；
90.211、子单元a；212、子单元b；213、子单元c；
91.221、子单元d；222、子单元e；223、子单元f；
具体实施方式
92.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
93.需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
94.请参阅图1，本发明提供一种分频模块1、第一校准模块2、第二校准模块3及第三校准模块4；
95.其中，分频模块1包括多组一一对应的分频单元11及控制逻辑单元12；
96.第一校准模块2包括判断单元21、选择输出单元22及信号输出单元23。
97.分频器首先根据10位分频比控制信号s<9:0>的值对输入信号进行1～1023的分频，分频比s与s<9:0>的十进制值大小一一对应，即s<9:0>从0000000001到1111111111变化时，分频比s从1到1023变化，且s<9:0>的值不能为0000000000，即不存在0分频比。
98.请参阅图4，分频模块1包括九个分频单元11及与之相对应的九个控制逻辑单元12。
99.请参阅图2，分频单元11由标准的数字逻辑单元组成，包括4个与门、两个正相d触发器、两个反相d触发器及一个或门；本实施例中，in为信号输入端口，out为信号输出端口，eout为校准输出端口，min、p和e为逻辑控制端口，mout为逻辑控制输出端口。在不同的控制逻辑组合下，分频单元11能实现不同的分频比，当min为低电平时，无论p为高电平还是低电平，分频单元11实现2分频的功能，当min为高电平时，在p为高电平的情况下，实现3分频功能，而当p为低电平时，实现2分频功能。
100.请参阅图3，控制逻辑单元12包括非门及两个或门，用于扩展分频器的分频比，其中a、b、c为逻辑输入端口，d、e为逻辑输出端口。若没有控制逻辑单元12，则九个分频单元11
级联的分频器只能实现20到2
10-1的整数连续分频比，增加九个相同的控制逻辑单元12后可以将分频比扩展为29到2
10-1的整数连续分频比。
101.需要说明的是，在不同分频比以及不同输入信号频率的情况下分频后的输出信号占空比是不同的，具体输出信号的脉冲宽度固定为2倍的输入信号周期，但由于分频比的不同，导致输出信号的周期不同，同时输出信号的脉冲宽度一定，那么占空比则不同。例如当输入信号频率为1ghz，信号周期为1ns，分频比s为50，则输出信号频率为20mhz，信号周期为50ns，脉冲宽度为2ns，那么占空比为4％。因此需要增加校准模块实现输出信号50％的占空比要求，校准的过程分为两步，第一步利用占空比校准电路12将偶数分频比的输出信号的占空比校准为：k/2k(2k是偶数分频比的值)；将奇数分频比的输出信号校准为k/2k+1(2k+1是除s＝1外的奇数分频比的值)，因此校准后偶数分频比的输出信号占空比为50％，而当奇数分频比越大，占空比越接近50％，最差的情况是s＝3，k＝1的情况，这个时候的输出信号占空比最差约为33.33％。
102.第一校准模块2用于校准s＝2
x-1(x＝2,3,4
…
10)的分频比输出信号占空比；
103.第二校准模块3用于校准其他s分频比的输出信号占空比。
104.请参阅图5，判断单元21包括七个子单元a 211、一个子单元b 212及一个子单元c 213，用于判定s＝2
x-1(x＝2,3,4
…
10)的分频比的情况；当s＝2
x-1(x＝2,3,4
…
10)时，判断单元21的输出信号xout为高电平，分频器的校准输出选择第一校准模块2的结果；反之，xout为低电平，分频器的校准输出选择第二校准模块3的结果。
105.请参阅图6及图7，选择输出单元22包括七个子单元d 221、一个子单元e 222及一个子单元f 223；信号输出单元23包括八个或门；在判定结束后，选择输出单元22根据分频比s的值输出e<8:0>的控制信号给到分频模块1中每个对应的控制逻辑单元12，控制eout<8:0>的输出信号，再经过信号输出单元23输出clk_out2作为第一校准模块2的输出。
106.例如，当s＝0000111111时，判定电路输出高电平，选择第一校准模块2的结果，选择控制逻辑单元12中eout<4>输出，其余eout均没有信号输出，因此信号输出单元23中的clk_out2会将eout<4>作为第一校准模块2的输出。
107.请参阅图9，第二校准模块3包括一个d触发器g40、与门g41及九个加法器31；请参阅图8，加法器31包括异或门g43及与门g42；
108.第二校准模块3将分频模块的输出信号out_pre先经过一个由d触发器构成的2分频电路，输出clk_out1作为第二校准模块3的输出；再通过加法器31的逻辑运算将s<9:0>的分频比转变为控制信号m<9:0>返回到分频核心电路控制分频比以实现占空比校准。
109.输出信号经过第一校准模块2及第二校准模块3后，偶数分频比的输出信号已经是50％的占空比，无需再校准；而奇数分频比时的输出信号占空比仍然不是50％，但占空比具有k/2k+1的特性，其中，2k+1是除s＝1外的奇数分频比的值；因此针对奇数分频比的情况，输出信号需要再经过第三校准模块4后，才能实现50％的占空比。
110.请参阅图10，将第一校准模块2的输出结果clk_out2、第二校准模块3的输出结果clk_out1，根据s＝2
x-1(x＝2,3,4
…
10)的判定结果xout通过数据选择器u1选择输出，xout为高电平时选择clk_out2输出，反之选择clk_out1输出。数据选择器u1的输出信号分别用输入信号in和输入信号in的反相信号去同步采样，同步采样后的两个信号再通过或逻辑之后输出，此时奇数分频输出的信号具有约50％的占空比，而偶数分频的输出clk_out1本身
就是50％占空比，因此不需要再校准，直接通过数据选择器u2选择输出。至此，在1～1023连续整数分频比的情况下，无论是偶数还是奇数分频，输出信号均具有50％的占空比。
111.综上所述，本发明的一种自校准分频器，通过两次校准，且针对不同分频比采用不同的校准方法，能够在1ghz的频率范围内实现1～1023的连续整数分频比，且无论是偶数分频还是奇数分频后的输出信号都具有50％的占空比，且所有电路均采用标准数字逻辑，简单易用，性能优越。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
112.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。