一种高速Pipeline-SAR型的模数转换电路的制作方法

本发明涉及集成电路技术领域，尤其涉及一种高速pipeline-sar型的模数转换器电路。

背景技术：

模数转换器(analog-to-digitalconverter)是连通模拟世界和数字系统的桥梁，高速模数转换器是数据采集系统的核心部分，也是影响数据采集系统精度和速度的重要因素。模数转换器在航空航天、图像采集、消费电子、雷达通信等领域中发挥重要作用，多数应用场景对模数转换器提出了高速、低功耗的要求。

传统的流水线(pipeline)模数转换器架构、逐次逼近(sar)模数转换器架构和pipeline-sar型的模数转换器架构被广泛用于模数转换器设计。流水线模数转换器各流水级同步工作，具有高速的优点，但需要大量级间放大电路，功耗较大。逐次逼近模数转换器具有面积小、功耗低的优点，但采用全串行的工作方式，在速度性能上表现不佳，pipeline-sar型的模数转换器架构将两者结合，将逐次逼近模数转换器作为流水线模数转换器的流水级，在两者的速度和功耗上取得平衡，然而这样的折中仍然无法满足某些对速度要求较高的场合下的应用需求。多级流水可以有效提高系统吞吐量，但这样的结构将带来过高的功耗；而较少的流水级虽然满足低功耗的需求，但在速度需求上却不尽人意。

技术实现要素：

本发明为了解决上述技术存在的不足之处，提出一种高速pipeline-sar型的模数转换器，以期能进一步提高pipeline-sar型的模数转换器的速度并降低其功耗，从而提升数据采集系统的整体性能。

本发明为达到上述目的，采用如下技术方案：

本发明一种高速pipeline-sar型的模数转换电路的特点包括：第一级m位粗量化模数转换器、第二级n-m+1位精量化模数转换器、级间残差放大器和数据输出单元；其中，n表示所述pipeline-sar型模数转换电路的精度，m为粗量化模数转换器的精度，且m为偶数；

所述第一级m位粗量化模数转换器接收外部的模拟输入信号vin并进行采样和m/2次转换后，得到一组m位的数字码dout_1以及残差电压vres；

所述级间残差放大器对所述残差电压vres并放大2^m-1倍后，得到放大电压vin_2；

所述第二级n-m+1位粗量化模数转换器对所述放大电压vin_2进行采样并n-m+1次转换后，得到一组n-m+1位的数字码dout_2；

所述数据输出单元按照对应位数对m位的数字码dout_1和n-m+1位的数字码dout_2相加后，得到最终的数字信号dout并输出，从而完成模拟输入信号vin到数字信号dout的转换；所述数字信号dout的第n位到第n-m+1位对应m位的数字码dout_1；所述数字信号dout的第n-m+1位到第1位对应n-m+1位的数字码dout_2。

本发明所述的模数转换电路的特点也在于，所述第一级m位粗量化模数转换器包括：m位的第一采样-数模转换器，m/2位的辅助-数模转换器，比较器组与第一sar控制器；且第一级m位粗量化模数转换器的工作周期是执行1个采样周期后再执行m/2个转换周期；

在当前采样周期下，所述第一采样-数模转换器的输入端在第一sar控制器的控制下，接收所述模拟输入信号vin，并将自身的电容开关复位；同时，所述辅助-数模转换器在第一sar控制器的控制下，控制自身的电容阵列充电并将电容开关复位；

在当前第n次转换周期下，所述第一采样-数模转换器在第一sar控制器发送的第n个电容开关控制信号的控制下，控制自身的电容开关阵列以第n种状态闭合，从而完成第n次内部电荷重分配，并输出第n+1个转换周期的电压给所述比较器组；

同时，所述辅助-数模转换器在第一sar控制器发送的第n个电容开关控制信号控制下，控制自身的电容开关阵列以第n种状态闭合，从而完成第n次内部电荷重分配，并输出当前第n次转换周期中的额外参考电压给所述比较器组；n＝1,2，…，m/2；

所述比较器组接收所述额外参考电压和第n+1个转换周期的电压并进行处理，得到当前第n次转换周期下的比较结果并发送给所述第一sar控制器；

所述第一sar控制器接收所述第n次转换周期下的比较结果并进行译码，得到第n次转换周期下的译码结果并暂存，同时，根据所述第n次转换周期下的译码结果，所述第一sar控制器发送第n+1个电容开关控制信号给所述第一采样-数模转换器，并发送第n+1个电容开关控制信号给所述辅助-数模转换器，最终完成m/2个转换周期下译码和控制信号发送过程；

在下一个采样周期下，所述第一sar控制器将m/2个转换周期下的译码结果作为一组m位的数字码dout_1输出至数据输出单元。

所述第二级n-m+1位精量化模数转换器包括：n-m+1位的第二采样-数模转换器，第四比较器与第二sar控制器；所述第二级n-m+1位粗量化模数转换器的工作周期是执行1个采样周期后再执行n-m+1个转换周期；且所述第二级n-m+1位精量化模数转换器的采样周期比第一级m位粗量化模数转换器的采样周期滞后一个采样周期；

在当前采样周期下，所述第二采样-数模转换器的输入端在第二sar控制器的控制下，接收所述级间残差放大器发送的放大电压vin_2，同时，将自身的电容开关复位；

在当前第k次转换周期下，所述第二采样-数模转换器在第二sar控制器发送的第k个电容开关控制信号的控制下，控制自身的电容开关阵列以第k种状态闭合，从而完成第k次内部电荷重分配，并输出第k+1个转换周期的电压给所述第四比较器；k＝1,2，…，n-m+1；

所述第四比较器接收第k+1个转换周期的电压并进行处理，得到当前第k次转换周期下的比较结果并发送给所述第二sar控制器；

所述第二sar控制器接收所述第k次转换周期下的比较结果并进行译码，得到第k次转换周期下的译码结果并暂存，同时，根据所述第k次转换周期下的译码结果，所述第二sar控制器发送第k+1个电容开关控制信号给所述第二采样-数模转换器，最终完成n-m+1个转换周期下译码和控制信号发送过程；

在下一个采样周期下，所述第二sar控制器将n-m+1个转换周期下的译码结果作为一组n-m+1位的数字码dout_2输出至所述数据输出单元。

所述数据输出单元是由一组寄存器与一组全加器组成；

所述一组寄存器接收m位数字码dout_1后锁死，并等待接收第二级n-m+1位精量化模数转换器发送的n-m+1位数字码dout_2；

所述一组全加器将数字码dout_2的第n-m+1位与数字码dout_1的第1位相加，得到数字信号dout的第n位到第n-m+1位，并将所述数字码dout_2的第n-m位到第1位作为数字信号dout的第n-m位到第1位。

与现有技术相比，本发明的有益效果在于：

1、本发明对于中等精度的应用场景，只采用两级流水结构，可以在发挥流水线结构高速的优点的同时，只使用一个级间放大器，从而有效地减小了功耗和面积，整体而言，本发明具有高速低功耗的优点。

2、本发明采用2bit/cycle技术，每次转换可以输出两位数字码，相比传统方法转化速度提高了一倍，进而提高了模数转换器的整体性能。

3、本发明采用非二进制电容，通过对非二进制编码提供的冗余量减小了对电容电压建立精度的要求，从而降低了电压建立时间，提高了第二级精量化模数转换器的速度，进而提高了模数转换器的整体性能。

4、本发明采用vck_based技术，减小了所需电容的大小和数量，在提高速度的同时，降低了模数转换器的面积和功耗。

5、本发明采用改进的环形放大器，其输出摆幅大、相位裕度高。相比于传统实现方式，避免了闭环放大器功耗高与开环放大器稳定性差的缺陷。

6、本发明通过架构的设计和多种提速技术的运用，使pipeline-sar型的模数转换器在中等精度下的采样速度进一步提高的同时降低了电路功耗。

附图说明

图1为本发明高速pipeline-sar型的模数转换器的电路图；

图2为本发明8位高速pipeline-sar型的模数转换器的电路图；

图3为本发明8位高速pipeline-sar型的模数转换器中第一级粗量化模数转换器的电路图；

图4为本发明8位高速pipeline-sar型的模数转换器中的级间残差放大器的电路图；

图5为本发明8位高速pipeline-sar型的数据处理单元的电路图。

具体实施方式

本实施例中，如图1所示，一种高速pipeline-sar型的模数转换电路，包括：第一级m位粗量化模数转换器、第二级n-m+1位精量化模数转换器、级间残差放大器和数据输出单元；其中，n表示pipeline-sar型模数转换电路的精度，m为粗量化模数转换器的精度，且m为偶数；具体实施例中，如图2所示，提供了一种8位pipeline-sar型模数转换器电路，其中第一级为6位粗量化模数转换器，第二级为3位精量化模数转换器，其中多出的一位用作冗余位。

第一级m位粗量化模数转换器接收外部的模拟输入信号vin并进行采样和m/2次转换后，得到一组m位的数字码dout_1以及残差电压vres；如图2所示，第一级6位粗量化模数转换器进行采样和3次转换后，得到一组6位数字码dout_1以及残差电压vres。

级间残差放大器对残差电压vres并放大2^m-1倍后，得到放大电压vin_2；在图2中，级间残差放大器对残差电压的放大倍数为32倍。

第二级n-m+1位粗量化模数转换器对放大电压vin_2进行采样并n-m+1次转换后，得到一组n-m+1位的数字码dout_2；在图2中，第二级3位粗量化模数转换器进行采样和3次转换后，得到一组3位数字码dout_2。

数据输出单元按照对应位数对m位的数字码dout_1和n-m+1位的数字码dout_2相加后，得到最终的数字信号dout并输出，从而完成模拟输入信号vin到数字信号dout的转换；数字信号dout的第n位到第n-m+1位对应m位的数字码dout_1；数字信号dout的第n-m+1位到第1位对应n-m+1位的数字码dout_2。在图2中，数字信号dout的第8位到第3位对应6位的数字码dout_1；数字信号dout的第3位到第1位对应3位的数字码dout_2。

具体实施中，第一级m位粗量化模数转换器包括：m位的第一采样-数模转换器，m/2位的辅助-数模转换器，比较器组与第一sar控制器；且第一级m位粗量化模数转换器的工作周期是执行1个采样周期后再执行m/2个转换周期；在图3中，第一级6位粗量化模数转换器包括6位第一采样-数模转换器，3位辅助-数模转换器，由第一比较器、第二比较器与第三比较器构成的比较器组，以及第一sar控制器。第一级6位粗量化模数转换器完成一个完整的工作周期需要执行1个采样周期和3个转换周期。

在当前采样周期下，第一采样-数模转换器的输入端在第一sar控制器的控制下，接收模拟输入信号vin，并将自身的电容开关复位；同时，辅助-数模转换器在第一sar控制器的控制下，控制自身的电容阵列充电并将电容开关复位；在图3展示6位的第一级粗量化模数转换器的实施例中，采样周期下，第一采样-数模转换器的采样开关ssamp闭合，使其p端与n端电容阵列上级版采样模拟输入信号vin。p端与n端电容阵列下极板均连接至共模电平vcm；辅助-数模转换器的采样开关ssamp闭合，使电容上极板连接vcm。此时p端电容阵列下极板均连接gnd，n端电容阵列下极板均连接vref。

在当前第n次转换周期下，第一采样-数模转换器在第一sar控制器发送的第n个电容开关控制信号的控制下，控制自身的电容开关阵列以第n种状态闭合，从而完成第n次内部电荷重分配，并输出第n+1个转换周期的电压给比较器组；在图3展示6位的第一级粗量化模数转换器的实施例中，转换周期下，与传统sar模数转换器不同，本发明中的第一采样-数模转换器每次转换结束后需要同时控制两组电容开关进行切换。若第n个转换周期时第一sar控制器对第n位的译码结果为1，则在第n+1个转换周期时，正输入端第n位电容开关sp切换至gnd，负输入端第n位电容开关sn切换至vref。若第n个转换周期时第一sar控制器对第n位的译码结果为0，则在第n+1个转换周期时，正输入端第n位电容开关sp切换至vref，负输入端第n位电容开关sn切换至gnd。假设电容控制信号为1时下极板接vref，控制信号为0时下极板接gnd，则第一采样-数模转换器满足表1所示行为。

表1

同时，辅助-数模转换器在第一sar控制器发送的第n个电容开关控制信号控制下，控制自身的电容开关阵列以第n种状态闭合，从而完成第n次内部电荷重分配，并输出当前第n次转换周期中的额外参考电压给比较器组；n＝1,2，…，m/2；在图3展示6位的第一级粗量化模数转换器的实施例中，在第一个转换周期时，第一sar控制器控制辅助-数模转换器整个p端电容阵列下极板切换至vref，同时n端电容阵列下极板切换至gnd。在第二个转换周期时，第一sar控制器将p端msb电容下极板切换至gnd，n端msb电容下极板切换至vref，其余开关保持不变；在第三个转换周期时，第一sar控制器将p端msb-1位电容下极板切换至gnd，n端msb-1位电容下极板切换至vref，其余开关保持不变。后续开关切换逻辑以此类推。直至在第n个转换周期时，第一sar控制器将p端lsb+1位电容下极板切换至gnd，n端lsb+1位电容下极板切换至vref，其余开关保持不变。假设开关控制信号为1时电容下极板连接vref，控制信号为0时电容下极板连接gnd，则p端与n端数模转换器上极板输出电压满足表2。

表2

比较器组接收额外参考电压和第n+1个转换周期的电压并进行处理，得到当前第n次转换周期下的比较结果并发送给第一sar控制器；在图3展示6位的第一级粗量化模数转换器的实施例中，vref,p和vref,n分别表示辅助-数模转换器的p端和n端电容阵列上极板电压，中vsamp,p和vsamp,n分别表示采样-数模转换器的p端和n端电容上极板电压。若比较器电压vcmp大于0，则比较器输出结果为1，否则输出0。第一、第二、第三比较器的输入电压如下式所示。

vcmp1＝(vsamp,p-vsamp,n)-(vref,p-vref,n)

vcmp2＝(vsamp,p-vsamp,n)-(vcm-vcm)

vcmp3＝(vsamp,p-vsamp,n)-(vref,n-vref,p)

第一sar控制器接收第n次转换周期下的比较结果并进行译码，得到第n次转换周期下的译码结果并暂存。在图3中，比较器组输出的比较结果与本次转换结果的对应关系由表3列出。

表3

同时，根据第n次转换周期下的译码结果，第一sar控制器发送第n+1个电容开关控制信号给第一采样-数模转换器，并发送第n+1个电容开关控制信号给辅助-数模转换器，最终完成m/2个转换周期下译码和控制信号发送过程。在图3中，第一sar控制器的信号发送逻辑已在前文表1、表2中叙述。

在下一个采样周期下，第一sar控制器将m/2个转换周期下的译码结果作为一组m位的数字码dout_1输出至数据输出单元。在图3中，第一sar控制器将在下一次采样时将3个转换周期下的译码结果作为6位数字码dout_1输出至数据输出单元。

具体实施中，第二级n-m+1位精量化模数转换器包括：n-m+1位的第二采样-数模转换器，第四比较器与第二sar控制器；第二级n-m+1位粗量化模数转换器的工作周期是执行1个采样周期后再执行n-m+1个转换周期；且第二级n-m+1位精量化模数转换器的采样周期比第一级m位粗量化模数转换器的采样周期滞后一个采样周期；如图2所示，第二级3位精量化模数转换器中的第二采样-数模转换器精度为3位，其工作周期是执行1个采样周期后再执行3个转换周期。第二级3位精量化模数转换器的采样周期比第一级6位粗量化模数转换器的采样周期之后一个采样周期。

在当前采样周期下，第二采样-数模转换器的输入端在第二sar控制器的控制下，接收级间残差放大器发送的放大电压vin_2，同时，将自身的电容开关复位；

在当前第k次转换周期下，第二采样-数模转换器在第二sar控制器发送的第k个电容开关控制信号的控制下，控制自身的电容开关阵列以第k种状态闭合，从而完成第k次内部电荷重分配，并输出第k+1个转换周期的电压给第四比较器；在实施例中，第二采样-数模转换器采用了[2c(msb)、2c、2c、1c(lsb)]的非二进制编码方案，其中c为单位电容大小，第四位为冗余位。传统的二进制编码方案相比，非二进制编码方案方案减少的单次转换所需的建立时间，提高了模数转换器的量化时间利用率。一般设计方法是减小msb附近位的电容权重，增大lsb附近位电容权重。从而保证在较小的时间内完成msb位的建立要求，从而尽快比较出高位结果。本实施例采用的非二进制方案时间利用率比二进制方案提高10％，且总量化时间有所降低；

第四比较器接收第k+1个转换周期的电压并进行处理，得到当前第k次转换周期下的比较结果并发送给第二sar控制器；在本实施例中，第四比较器为一个二输入比较器。其中vsamp2,p和vsamp2,n分别表示第二采样-数模转换器的p端和n端电容上极板电压。若比较器电压vcmp大于0，则比较器输出结果为1，否则输出0。第四比较器输入电压可由下式表示。

vcmp4＝vsamp2,p-vsamp2,n

第二sar控制器接收第k次转换周期下的比较结果，得到第k次转换周期下的译码结果并暂存，同时，根据第k次转换周期下的译码结果，第二sar控制器发送第k+1个电容开关控制信号给第二采样-数模转换器，最终完成n-m+1个转换周期下译码和控制信号发送过程；在本实施例中，第二sar控制器的电容开关控制信号逻辑类似于第一sar控制器，其区别在于第二sar控制器每次仅能控制一对电容开关，而第一sar控制器每次可以控制两对电容开关。

在下一个采样周期下，第二sar控制器将n-m+1个转换周期下的结果作为一组n-m+1位的数字码dout_2输出至数据输出单元。在图2所中，第二sar控制器将在第一级粗量化模数转换器完成采样后的下一个采样周期，将3个转换周期下的结果作为一组3位数字码dout_2输出至数据输出单元。

级间残差放大器用于将模拟输入中除粗量化模数转换器转换结果之外的残差量放大，并输入精量化模数转换器。其放大倍数应至少达到2^m-1，并与精量化模数转换器中的第二采样-数模转换器中的电容容值相匹配。

在本实施例中，级间残差放大器由一种改进的环形放大器实现除了达到相应的放大倍数外，级间残差放大器也应实现足够的压摆率，使之在第二级精量化模数转换器采样前完成残差放大。如图4所示，展示了一种残差放大器的实现方式。其工作流程分为复位和放大两个阶段。在复位阶段，开关rst接通，amp断开，此时放大器的输入和输出短路，反馈电容cf与补偿电容器cc的上下板被预充电到vcm。在放大阶段，开关amp接通，rst断开，电路开始对残差信号进行放大。与传统的闭环、开环放大器相比，图4展示的残差放大器在保证了稳定性的同时，也在一定程度上优化了压摆率，使残差电压更快地放大至精量化模数转换器所需的倍数。

具体实施中，数据输出单元是由一组寄存器与一组全加器组成；

一组寄存器接收m位数字码dout_1后锁死，并等待接收第二级n-m+1位精量化模数转换器发送的n-m+1位数字码dout_2；

一组全加器将数字码dout_2的第n-m+1位与数字码dout_1的第1位相加，得到数字信号dout的第n位到第n-m+1位，并将数字码dout_2的第n-m位到第1位作为数字信号dout的第n-m位到第1位。

在图5中，ci表示加法器进位输入端，co表示加法器进位输出端，in表示加法器数据输入端，s表示加法器数据输出端。其中，一组寄存器接收6位数字码dout_1后锁死，并等待接收第二级3位精量化模数转换器发送的3位数字码dout_2；一组全加器将数字码dout_2的第3位与数字码dout_1的第1位相加，得到数字信号dout的第8位到第3位，并将数字码dout_2的第2位到第1位作为数字信号dout的第2位到第1位。

综上所述，本发明提出了一种每周期转换2位的sar模数转换器的实现方式，并结合非二进制编码等技术，实现了一种适用于高速场合的pipeline-sar型模数转换器。本发明的模数转换器可以实现模拟信号到数字信号的转换功能，可以应用于待采样信号频率较高的场合，具有较高的采样速度和较好的功耗效率。