一种数字控制的单稳态触发器及其控制方法与流程

本发明涉及一种数字控制的单稳态触发器及其控制方法，属于集成电路应用技术领域。

背景技术：

单稳态触发器输出低电平的触发信号，使得单稳态触发器的由稳态转换到暂态。在普通的单稳态触发器电路中，利用电阻-电容电路（resistor-capacitancecircuit，rc）充放电，电容和电阻两端的电压逐渐变化，单稳态触发器电路输出端口的与非门，受电压影响超过阀值时，单稳态触发器电路的状态由暂态回到稳态。暂态时间由rc充放电路的时间常数决定，时间常数为电阻值与电容值的乘积。rc充放电路中的电阻、电容一旦选定了，暂态时间便确定了。虽然电路中可采用可调电阻和可调电容，通过旋转电阻电容元件上的调节口改变电阻值电容值，改变时间常数，进而改变暂态时间，但通过旋转调节口的方式调整暂态时间比较粗放，不利于精确控制。

技术实现要素：

针对现有技术的不足，本发明的目的在于提供一种数字控制的单稳态触发器及其控制方法，以解决现有技术中单稳态触发器电路中通过旋转调节口的方式调整暂态时间比较粗放，不利于精确控制的技术问题。

为解决上述技术问题，本发明所采用的技术方案是：

一种数字控制的单稳态触发器，包括作为输入端的与非门1、作为输出端的与非门2、电性连接于与非门1与与非门2之间的数字控制电路；

所述数字控制电路包括分别与与非门1电性连接的与非门3和与非门4，所述与非门3通过rc电路与与非门1电性连接，所述与非门4通过计数器与与非门1电性连接；与非门3和与非门4分别电性连接有与非门5，与非门5与与非门2之间电性连接有jk触发器；计数器的时钟信号输入端电性连接有多谐振荡器，计数器的使能端与与非门1电性连接，计数器的进位端与与非门4电性连接。

进一步地，所述与非门1、与非门5为二输入端与非门，与非门5的两个输入端分别与与非门3和与非门4的输出端电性连接，与非门5的输出端通过jk触发器与与非门2的输入端电性连接，与非门2的输出端与与非门1的一个输入端电性连接，与非门1的另一个输入端接入触发信号；

jk触发器的j、k输入端接入高电平，jk触发器的输出端预设输出低电平。

进一步地，所述计数器为多位进制集成计数器或任意进制计数器，所述多位进制集成计数器的进位数值包括二进制、五进制、十进制、十六进制中的至少任两项，所述任意进制计数器采用反馈清零法或／和反馈置数法实现。

为达到上述目的，本发明还提供了一种数字控制的单稳态触发器的控制方法，包括如下步骤：

与非门1响应于低电平触发信号，输出与触发信号相对应的高电平信号；

计数器响应于高电平信号，提取由多谐振荡器产生的矩形脉冲作为时钟信号，基于预设的进位数值对时钟信号分频，输出预设时间长度的脉冲信号；

jk触发器响应于预设时间长度的脉冲信号发生翻转，所述jk触发器的开始置数为0；

与非门2响应于翻转，使单稳态触发器所处状态发生转换，所述状态为稳态或暂态。

进一步地，在与非门1响应于触发信号，输出与触发信号相对应的高电平信号之后，还包括：与非门2响应于高电平信号，使单稳态触发器处于暂态；

使单稳态触发器所处状态发生转换的方法，包括：与非门2响应于翻转，使单稳态触发器转换至稳态。

进一步地，所述计数器为多位进制集成计数器或任意进制计数器，所述多位进制集成计数器的进位数值包括二进制、五进制、十进制、十六进制中的至少任两项，所述任意进制计数器采用反馈清零法或／和反馈置数法实现。

与现有技术相比，本发明所达到的有益效果：本发明单稳态触发器及其控制方法利用可精确控制时间并能够输出高低电平的数字控制电路来替代传统rc电路，数字控制电路中包括计数器、多谐振荡器、jk触发器，计数器的使能端与单稳态触发器的输入端连接，时钟信号输入端与多谐振荡器连接，进位端通过与非门电路与jk触发器连接，利用多谐振荡器产生的矩形波作为计数器的时钟输入，利用计数器预设定的进位数值可对时钟信号分频，输出不同时间长度的脉冲信号，jk触发器响应于脉冲信号发生翻转，进而改变单稳态触发器输出端的输出电平，便可使得单稳态触发器在暂态与稳态之间发生转换。基于本发明单稳态触发器及其控制方法，通过设置计数器的进位数值可精确控制矩形波的脉冲时间，因而能够精确控制单稳态触发器的暂态时间。

附图说明

图1是本发明实施例中提及的一种传统单稳态触发器的电路图；

图2是本发明单稳态触发器实施例的电路图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

目前，单稳态触发器按照电路形式可以分为门电路组成的单稳态触发器，msi集成单稳态触发器和用555定时器组成的单稳态触发器，用cmos门电路组成的单稳态触发器分正脉冲触发和负脉冲触发。常见的一种简单的单稳态触发器电路，如图1所示，是本发明实施例中提及的一种传统单稳态触发器的电路图，由与非门1、电容、电阻和与非门2组成，其基本工作过程如下：当没有触发信号时，该电路处于稳态，当有低电平触发信号输入到与非门1时，与非门1输出高电平，电容两端电压不能跃变；此时，与非门2的输入端电压变成高电平，输出低电平，同时输出电压反馈到与非门1输入端，维持与非门1输出高电平；随着电容的充电，电容两端电压按指数规律上升，与非门2的输入端电压同时下降，当电压低于与非门2的阀值，与非门2的输出回到高电平的稳态，同时反馈到与非门1输入端，与非门1输出低电平。该电路中，利用rc充放电路以确定暂态时间，这个方式存在暂态时间短和暂态时间调节困难的技术缺陷。

针对上述技术问题和缺陷，本发明提出了一种数字控制的单稳态触发器，利用可精确控制时间并能够输出高低电平的数字控制电路，具体如图2所示，是本发明单稳态触发器实施例的电路图，其中共采用了七个与非门，即与非门1～7，其中与非门1、与非门5为二输入端，其余为单输入端。为方便表达，图2中将与非门1～7标识为门1～7。

更具体地，本发明单稳态触发器包括作为输入端的与非门1、作为输出端的与非门2、电性连接于与非门1与与非门2之间的数字控制电路；该数字控制电路包括分别与与非门1电性连接的与非门3和与非门4，所述与非门3通过rc电路与与非门1电性连接，所述与非门4通过计数器与与非门1电性连接，与非门3和与非门4的输出端分别与与非门5的两个输入端连接，与非门5的输出端与与非门2的输入端之间连接有jk触发器，与非门2的输入端与与非门1的一个输入端电性连接，与非门1的另一个输入端接入触发信号。计数器的时钟信号输入端电性连接有多谐振荡器，计数器的使能端与与非门1的输出端连接，计数器的进位端与与非门4的输入端电性连接；所述多谐振荡器包括彼此串联的与非门6和与非门7，所述与非门6并联有电阻，彼此串联的与非门6和与非门7的两端并联有电容，所述与非门7与计数器的时钟信号输入端电性连接。

利用多谐振荡器产生矩形波振荡信号，作为计数器电路的时钟输入；计数器用于产生可使jk触发器发生翻转的进位信号，jk触发器的j、k输入端接入高电平，jk触发器的输出端预设输出低电平，jk触发器的开始置数为0，当jk触发器的钟控输入端有上升沿信号时，发生翻转。通过设置计数器的进位数值，可输出不同时间长度的脉冲作为进位信号；jk触发器响应于进位信号可发生翻转，与非门2响应翻转改变其输出电平，便可使得单稳态触发器在暂态与稳态之间发生转换。本实施例中，由于利用计数器可精确控制矩形波的脉冲时间，因而能够精确控制单稳态触发器的暂态时间。该计数器可采用多位进制集成计数器或任意进制计数器，多位进制集成计数器的进位数值包括二进制、五进制、十进制、十六进制中的至少任两项，任意进制计数器可采用反馈清零法或／和反馈置数法实现。计数器基于设定的进位数值可对时钟信号分频，输出对应时间长度的脉冲信号，以实现对单稳态触发器的暂态时间更加灵活的控制。

本发明还提出了一种数字控制的单稳态触发器的控制方法，该方法即前述发明单稳态触发器的控制方法，具体控制过程如下：

与非门1响应于低电平触发信号，输出与触发信号相对应的高电平a信号；

与非门2响应于高电平a信号，使单稳态触发器处于稳态；

计数器提取由多谐振荡器产生的矩形脉冲作为时钟信号，基于预设的进位数值对时钟信号分频，输出预设时间长度的脉冲信号；

开始置数为0的jk触发器响应于该脉冲信号发生翻转，该计数器可采用多位进制集成计数器或任意进制计数器，多位进制集成计数器的进位数值包括二进制、五进制、十进制、十六进制中的至少任两项，任意进制计数器可采用反馈清零法或／和反馈置数法实现；

与非门2响应于翻转，使单稳态触发器转换至稳态。

下面结合具体实施例对本发明方法作进一步阐述。与非门1是电路的输入端，与非门2是电路的输出端。当低电平触发信号进入输入端，与非门1输出为信号高电平a，信号a传送至rc，电容电压不能突变，与非门3输入端瞬间高电平，与非门3瞬间输出低电平，与非门5输出电平由低变高的上升沿信号，触发器钟控端接收到上升沿信号，输出状态翻转，输出高电平，使得与非门2输出低电平，电路进入暂态。非门2输出的低电平同时维持与非门1输出高电平，连接与非门3的rc电路电容充电，使得非门3的输入端的高电平变化至低电平，非门3输出变为高电平，与非门5输出电平由高变低，不影响触发的输出状态。与非门1输出信号a，传送至计数器的使能端，允许计数器开始工作。与非门6、与非门7与电容、电阻，组合实现多谐振荡器，输出矩形波信号，作为计数器的时钟信号输入。计数器进行设置，可以设置为任意n进制，输入n个时钟信号，输出一个高电平的进位信号，计数器完成n进制的计数，进位信号为高电平脉冲信号b，信号b传送至与非门4，与非门4输出的电平由高变低，与非门5输出电平由低变高的上升沿信号，使得与非门2输出高电平，电路返回稳态。

与非门3、与非门4、与非门5和jk触发器组合在一起，接收信号a和信号b，当信号a或信号b出现高电平时，与非门3、与非门4均能输出低电平脉冲信号，可以使得与非门5输出高电平脉冲，传送到jk触发器，使得输出状态翻转，高电平转为低电平，或者低电平转为高电平。信号a出现，jk触发器翻转一次，与非门2输出低电平，电路进入暂态，同时通过rc充电电路，与非门3的输出端变化至低电平，输出高电平，与非门5的输入均为高电平。信号b出现，jk触发器翻转一次，与非门2输出高电平，电路返回稳态。信号b为高电平脉冲，与非门4输出低电平后，又变为高电平。与非门5的输入为高电平，只要有低电平信号，就完成一次上升沿，触发器完成翻转。

完成与非门2的输出电平翻转：当低电平触发信号进入输入端，信号a出现高电平脉冲，与非门2的输出电平由高电平变成低电平，单稳态触发器进入暂态，同时计数器开始计数，预设输出端口为低电平，完成n进制的计数，输出进位信号，进位信号为信号b出现了高电平脉冲，与非门2的输出电平由低电平变成高电平，单稳态触发器返回稳态。

jk触发器是上升沿触发器，jk接高电平，有时钟信号输入时，输出状态翻转。a信号和b信号出现高电平，直接进入jk触发器的时钟输入端，逻辑关系为：a+b。电路中均采用了与非门，完成a+b的因此逻辑关系，a信号和b信号先分别与非，输出信号再进行与非。

计数器的n进制，是可以通过计数器进行设置，设置方法有清零和置数的方式，利用拨码开关和与非门8进行计数器的设置，单片四位计数器最多完成十六进制，两片四位计数器最多完成六十四进制，多个计数器可以串接，完成更多的进制。进位信号的周期是时钟信号的n倍。计数器的设置完全数字化，通过设置计数器完成对单稳态触发器的数字控制。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。