一阶无存储器动态元件匹配技术的制作方法

一阶无存储器动态元件匹配技术
1.相关申请的交叉引用
2.本申请要求于2019年10月10日提交的美国临时专利申请第62/913,252号的优先权，该申请公开的内容通过引用并入本文。
技术领域
3.本公开涉及数据转换处理领域，具体涉及一阶动态元件匹配(dem)技术和用于实现该技术的dem架构。dem架构可以用于连续时间sigma-delta调制器，诸如用作模数转换器。


背景技术：

4.高速数据转换器通常采用数据加权平均(dwa)算法作为实现一阶动态元件匹配(dem)的解决方案。图1图示了不用dwa的数据转换器102和不用dwa的数据转换器104的操作的比较。数据字110由转换器电路接收和处理，以选择性地致动数模转换器(dac)的一元输出元件(oe)124、134。在该示例中，每个dac包括七个一元输出元件。
5.对于数据转换器102，数据字110由温度计解码器120解码以生成温度计控制信号122，该温度计控制信号的数据位选择性地致动一元输出元件124。如果数据字具有的值为3(二进制格式<0,1,1>)，温度计解码器120对该字进行解码以生成值为<1,1,1,0,0,0,0>的7位温度计控制信号122，该7位温度计控制信号122使得从左侧起的前三个一元输出元件124被致动。阴影框指示被激活的输出元件，而无阴影框指示被禁用的输出元件。如果下一数据字具有的值为1(二进制格式<0,0,1>)，则温度计解码器120对该字进行解码，以生成值为<1,0,0,0,0,0,0>的七位温度计控制信号122，该七位温度计控制信号122使得从左侧起的第一一元输出元件124被致动。还示出了值为5和4的下一数据字的操作。
6.应当指出，响应于数据字输入110，该数据转换器102不成比例地致动dac的多个一元输出元件124。换句话说，与在dac右侧上的一元输出元件相比，通过控制信号122对在dac左侧上的一元输出元件进行更频繁的致动。当dac的所有一元输出元件124都相同(即，匹配)时，在理想场景下，这不是问题。然而，在实际设计中，失配存在，并且随着输出信号的噪声基底的增加而出现在输出处。这会对dac的性能产生负面影响，并且导致信噪比降低。
7.然而，由数据转换器104使用dwa算法确保了跨一元输出元件124的失配被高通、并且被推出到感兴趣频带之外。这类似于一阶噪声整形。通过实现数据加权平均(dwa)算法的动态元件匹配(dem)电路130，对数据字110进行处理，以生成控制信号132，该控制信号132的数据位选择性地致动输出元件(oe)134。如果数据字具有的值为3(二进制格式<0,1,1>)，则dem电路130对该字进行解码，以生成值为<1,1,1,0,0,0,0>的7位dwa控制信号122，该7位dwa控制信号122使得从左侧起的前三个一元输出元件134致动。阴影框指示被激活的输出元件，而无阴影框指示被禁用的输出元件。此时，与数据转换器102相比较，数据转换器104的操作没有差异。如果下一数据字的值为1(二进制格式<0,0,1>)，则dem电路130对该字进行解码，以生成值为<0,0,0,1,0,0,0>的七位dwa控制信号132，该七位dwa控制信号132使得
1)、
……
、dw(0)。每个多路复用器240的选择控制输入接收多位选择信号sel<n-1:0>。应当指出，在每个多路复用器的输入处的多位输入数据字dt<n-1:0>的位的环绕序列次序不同。作为一个示例，对于多路复用器240(n-1)，在输入处的多位输入数据字dt<n-1:0>的位的次序为dt(n-1)、dt(n-2)、
……
、dt(0)。对于多路复用器240(n-2)，在输入处的多位输入数据字dt<n-1:0>的位的次序为dt(n-2)、dt(n-3)、
……
、dt(0)、dt(n-1)。对于多路复用器240(1)，在输入处的多位输入数据字dt<n-1:0>的位的次序为dt(1)、dt(0)、dt(n-1)、
……
、dt(3)、dt(2)。对于多路复用器240(0)，在输入处的多位输入数据字dt<n-1:0>的位顺序为dt(0)、dt(n-1)、dt(n-2)、
……
、dt(2)、dt(1)。本领域技术人员应当认识到，多位输入数据字dt<n-1:0>的位序列的连接跨n个多路复用器240(0)至240(n-1)被有效地桶形移位。这样做的效果是，交叉开关矩阵操作以将多位输入数据字dt<n-1:0>的位选择性地连接到多位输出数据字dw<n-1:0>的位，其中通过多位选择信号sel<n-1:0>的值选择可选择桶形移位位置。
13.dwa控制电路210生成多位选择信号sel<n-1:0>，使得一次仅可以断言在该选择信号中的n个位中的一个位(例如，逻辑1)，而对所有其他位取消断言(例如，逻辑0)。通过选择性地连接多路复用器输入(附图标记为0至n-1)，n个多路复用器240(0)至240(n-1)响应多位选择信号sel<n-1:0>的断言位，该断言位与多路复用器输出的断言位相对应。多位选择信号sel<n-1:0>的单个断言位指定在多位输入数据字dt<n-1:0>的位序列与多位输出数据字dw<n-1:0>的位序列之间的桶形移位位置关系。这点通过参考一些示例可以得以更好地理解。
14.首先考虑值为<0,0,
…
,0,1>的多位选择信号sel<n-1:0>，其中只有sel(0)＝1。响应于该多位选择信号sel<n-1:0>的值，多路复用器240(0)将dt(0)连接到输出dw(0)，多路复用器240(1)将dt(1)连接到输出dw(1)，多路复用器240(n-2)将dt(n-2)连接到输出dw(n-2)，而多路复用器240(n-1)将dt(n-1)连接到输出dw(n-1)。
15.现在考虑值为<0,0,
…
,1,0>的多位选择信号sel<n-1:0>，其中只有sel(1)＝1。响应于该多位选择信号sel<n-1:0>的值，多路复用器240(0)将dt(n-1)连接到输出dw(0)，多路复用器240(1)将dt(0)连接到输出dw(1)，多路复用器240(n-2)将dt(n-3)连接到输出dw(n-2)，而多路复用器240(n-1)将dt(n-2)连接到输出dw(n-1)。
16.对于值为<0,1,
…
,0,0>的多位选择信号sel<n-1:0>，其中只有sel(n-2)＝1。响应于该多位选择信号sel<n-1:0>的值，多路复用器240(0)将dt(2)连接到输出dw(0)，多路复用器240(1)将dt(3)连接到输出dw(1)，多路复用器240(n-2)将dt(0)连接到输出dw(n-2)，而多路复用器240(n-1)将dt(1)连接到输出dw(n-1)。
17.最后，如果多位选择信号sel<n-1:0>的值为<1,0,
…
,0,0>，其中只有sel(n-1)＝1。响应于多位选择信号sel<n-1:0>的该值，多路复用器240(0)将dt(1)连接到输出dw(0)，多路复用器240(1)将dt(2)连接到输出dw(1)，多路复用器240(n-2)将dt(n-1)连接到输出dw(n-2)，而多路复用器240(n-1)将dt(0)连接到输出dw(n-1)。
18.用于将多位输入数据字dt<n-1:0>的位连接到多位输出数据字dw<n-1:0>的位的交叉开关矩阵204的操作可以通过以下操作数学地表示：
19.dw(n,k)＝dt(mod(n+n-k,n))
20.其中n、k∈(0，n-1)，n为输出，并且k为选择，使得dw(n，k))是将输入dt((n+n-k)
modulo n)连接到输出dw(n)的开关地址。
21.考虑其中多位选择信号sel<n-1:0>的值为<0,0,
…
,0,1>的上文所给出的第一示例，其中只有sel(0)＝1，因此k＝0。对于n＝0并且n＝16，输出位dw(0)将被连接到输入位dt(0)，这是因为(16+0-0/16＝1，余数为0，因此模量为0)。对于n＝1并且n＝16，输出位dw(1)将被连接到输入位dt(1)，这是因为(16+1-0/16＝1，余数1，因此模量为1)。前述内容与上文所指出的结果相对应，其中多路复用器240(0)将dt(0)连接到输出dw(0)，多路复用器240(1)将dt(1)连接到输出dw(1)，多路复用器dt(n-2)将dt(n-2)连接到输出dw(n-2)，多路复用器240(n-1)将dt(n-1)连接到输出dw(n-1)。在这种配置中，多位输入数据字dt<n-1:0>的连续位dt(0)至dt(n-1)通过k＝0的交叉开关矩阵204分别被映射到多位输出数据字dw<n-1:0>的位dw(0)、dw(1)、
……
、dw(n-1)。
22.现在考虑值为<0,0,
…
,1,0>的多位选择信号sel<n-1:0>，其中只有sel(1)＝1，因此k＝1。对于n＝0并且n＝16，输出位dw(0)将被连接到输入位dt(15)，这是因为(16+0-1/16＝0，余数为15，因此模数为15)。对于n＝1并且n＝16，输出位dw(1)将被连接到输入位dt(1)，这是因为(16+1-1/16＝1，余数为0，因此模量为0)。前述内容与上文所提及的结果相对应，其中多路复用器240(0)将dt(n-1)连接到输出dw(0)，多路复用器240(1)将dt(0)连接到输出dw(1)，多路复用器240(n-2)将dt(n-3)连接到输出dw(n-2)，而多路复用器240(n-1)将dt(n-2)连接到输出dw(n-1)。在这种配置中，多位输入数据字dt<n-1:0>的连续位dt(0)至dt(n-1)通过k＝1的交叉开关矩阵204分别被映射到多位输出数据字dw<n-1:0>的位dw(n-1)、dw(0)、
……
、dw(n-2)。
23.对于值为<0,1,
…
,0,0>的多位选择信号sel<n-1:0>，其中只有sel(n-2)＝1，因此k＝14。对于n＝0并且n＝16，输出位dw(0)将被连接到输入位dt(2)，这是因为(16+0-14/16＝0，余数为2，因此模数为2)。对于n＝1和n＝16，输出位dw(1)将被连接到输入位dt(3)，这是因为(16+1-14/16＝0，余数为3，因此模数为3)。前述内容与上文所指出的结果相对应，其中多路复用器240(0)将dt(2)连接到输出dw(0)，多路复用器240(1)将dt(3)连接到输出dw(1)，多路复用器240(n-2)将dt(0)连接到输出dw(n-2)，多路复用器240(n-1)将dt(1)连接到输出dw(n-1)。在这种配置中，对于k＝14，多位输入数据字dt<n-1:0>的连续位dt(0)至dt(n-1)通过k＝14的交叉开关矩阵204分别被映射到多位输出数据字dw<n-1:0>的位dw(2)、dw(3)、
……
、dw(1)。
24.最后，如果多位选择信号sel<n-1:0>的值为<1,0,
…
,0,0>，其中只有sel(n-1)＝1，因此k＝15。对于n＝0并且n＝16，输出位dw(0)将被连接到输入位dt(1)，这是因为(16+0-15/16＝0，余数为1，因此模量为1)。对于n＝1并且n＝16，输出位dw(1)将被连接到输入位dt(2)，因为(16+1-15/16＝0，余数2，因此模数为2)。前述内容与上文所提及的结果相对应，其中多路复用器240(0)将dt(1)连接到输出dw(0)，多路复用器240(1)将dt(2)连接到输出dw(1)，多路复用器240(n-2)将dt(n-1)连接到输出dw(n-2)，而多路复用器240(n-1)将dt(0)连接到输出dw(n-1)。在这种配置中，多位输入数据字dt<n-1:0>的连续位dt(0)至dt(n-1)通过k＝15的交叉开关矩阵204分别被映射到多位输出数据字dw<n-1:0>的位dw(1)、dw(2)、
……
、dw(0)。
25.现在，参考图4，其示出了dwa控制电路210的电路图。dwa控制电路210包括时钟生成电路300、组合逻辑电路302以及形成输出寄存器的n个触发器304(0)至304(n-1)。为了符
合上文所提供的示例，在图4中，n＝16。然而，应当理解，本文中所公开的解决方案对于n的任何值都是可扩展的。每个触发器304的输出与多位选择信号sel<n-1:0>的一个位相对应。所有触发器304同时作为输出寄存器操作，以响应于加载时钟信号ld_clk的边沿而加载从组合逻辑电路302输出的数据位、并且使该加载的数据位在触发器输出处可用，以便被包括在多位选择信号sel<n-1:0>中。响应于时钟信号clk和多位输入数据字dt<n-1:0>的位，通过时钟生成电路300生成负载时钟信号ld_clk。
26.时钟生成电路300包括时钟门电路(c-gate)，该时钟门电路具有时钟输入，该时钟输入被配置为接收数据时钟信号clk；以及使能输入en，该使能输入en被配置为接收使能信号310。当使能信号310被断言时，时钟门电路操作以传递数据时钟信号clk作为加载时钟信号ld_clk，并且触发器304(0)至304(n-1)将在适当时钟边沿处被触发，以加载从输出寄存器中的组合逻辑电路302输出的数据位。相反，当取消对使能信号310的断言时，时钟门电路操作以保持加载时钟信号ld_clk的当前逻辑状态，并且暂停或禁止将从组合逻辑电路302输出的数据位加载到寄存器的触发器操作。
27.生成使能信号310的电路包括逻辑nand门312，该逻辑nand门312具有输入，该输入被连接以接收在数据总线202上的多位输入数据字dt<n-1:0>的位。当多位输入数据字dt<n-1:0>的所有位均为逻辑1时，nand门312的输出314为逻辑0(否则输出314为逻辑1)。生成使能信号310的电路还包括逻辑or门322，该逻辑or门322具有输入，该输入被连接以接收在数据总线202上的多位输入数据字dt<n-1:0>的位。当多位输入数据字dt<n-1:0>的所有位均为逻辑0时，or门322的输出324为逻辑0(否则输出324为逻辑1)。逻辑and门332将nand门312的输出与or门322的输出进行逻辑组合，以生成使能信号310。仅当nand门312的输出为逻辑0时，或or门322的输出为逻辑0(指示检测到多位输入数据字dt<n-1:0>的所有位均为逻辑0)时，使能信号310才具有逻辑0状态(指示检测到多位输入数据字dt<n-1:0>的所有位均为逻辑1)。当使能信号310具有逻辑0状态时，时钟门电路c-gate被禁用以保持负载时钟信号ld_clk的当前值。在多位输入数据字dt<n-1:0>的位的所有其他条件下，使能信号310具有逻辑1状态，时钟门电路c-gate被使能(以便传递时钟信号clk作为负载时钟信号ld_clk)。
28.组合逻辑电路302由n个逻辑and门350(0)至350(n-1)形成，该逻辑and门350(0)至350(n-1)操作以生成多位输入选择信号sel_in<n-1:0>，该多位输入选择信号sel_in<n-1:0>被施加到n个触发器304(0)至304(n-1)的对应输入。每个and门350的第一输入连接到在数据总线206上接收的多位输出数据字dw<n-1:0>的对应位dw(x)的逻辑反相。每个and门的第二输入350连接到在数据总线206上接收的多位输出数据字dw<n-1:0>的相邻位dw(x-1)。例如，and门350(0)具有第一输入，该第一输入被连接以接收对应位dw(0)的逻辑反相；以及第二输入，该第二输入被连接以接收相邻位dw(n-1)(在其中n＝16的示例中，其可以是位dw(15))。提供多位输入选择信号sel_in<n-1:0>的一个位的and门350(0)的输出被连接到用于触发器ff0的对应触发器304(4)的输入。同样，and门350(n-1)(在n＝16的示例中，其可以为and门350(15))具有第一输入，该第一输入被连接以接收对应位dw(n-1)(在n＝16的示例中，其可以为位dw(15))的逻辑反相；以及第二输入，该第二输入被连接以接收相邻位dw(n-2)(在n＝16的示例中，其可以为位dw(14))。提供多位输入选择信号sel_in<n-1:0>的另一位的and门350(n-1)的输出被连接到用于触发器ff15的对应触发器304(n-1)的输入。同样，
其他and门350连接到多位输出数据字dw<n-1:0>的逻辑反相位和相邻位，并且生成多位输入选择信号sel_in<n-1:0>的对应位。
29.组合逻辑电路302操作以在具有逻辑1值的接收到的多位输出数据字dw<n-1:0>中找出最高有效位位置。换句话说，这是在多位输出数据字dw<n-1:0>中的逻辑1位串的结束逻辑转换(从逻辑1到逻辑0)发生的位位置。第二输入接收该逻辑1值而第一输入从接收到的多位输出数据字dw<n-1:0>中的下一相邻较高位接收逻辑0值的and门350将输出逻辑1值。所有其他and门350将输出逻辑低值，这是因为它们的第一输入或第二输入中的至少一个输入接收逻辑0输入。通过考虑以下示例，可以更好地理解该操作，其中多位输出数据字dw<n-1:0>的值为<0,0,
…
,0,1,1,1,0>。在该示例中，位dw(3)是具有逻辑1值的最高有效位(下一位dw(4)具有逻辑0值)，并且这是结束逻辑转换发生的位位置。and门350(4)将具有第一输入，其接收位dw(4)的逻辑反相(即，在第一输入处接收逻辑1值)；以及第二输入，其将接收具有逻辑1值的相邻位dw(3)。因而，and门350(4)的输出将为逻辑1值，而所有其他and门350将输出逻辑0值。
30.如上文所指出的，and门350(0)具有第一输入，其被连接以接收对应位dw(0)的逻辑反相；以及第二输入，其被连接以接收相邻位dw(n-1)。这很重要，因为该连接实现了找出最高有效位位置的操作的环绕。为了了解该特征，考虑以下示例，其中多位输出数据字dw<n-1:0>的值为<1,1,1,
…
0,0,0>。在该示例中，位dw(n-1)是具有逻辑1值的最高有效位，并且这是结束逻辑转换发生的位位置。由于环绕，所以下一相邻较高位是具有逻辑0值的dw(0)位。and门350(0)将具有第一输入，其接收位dw(0)的逻辑反相(即，在第一输入处接收逻辑1值)；以及第二输入，其接收具有逻辑1值的相邻位dw(n-1)。因而，and门350(0)的输出将为逻辑1值，而所有其他and门350将输出逻辑0值。
31.当接收到加载时钟信号ld_clk的边沿时，n个触发器304(0)至304(n-1)将加载从n个逻辑and门350(0)至350(n-1)中的对应逻辑门输出的数据。逻辑and门350(0)至350(n-1)的输出形成多位选择信号sel<n-1:0>的位。因为一次只有一个and门输出具有逻辑1值，所以这意指多位选择信号sel<n-1:0>中一次只有一个位具有逻辑1值。具有逻辑1值的多位选择信号sel<n-1:0>的这一个位指定用于控制交叉开关矩阵204按特定次序将多位输入数据字dt<n-1:0>的位连接到多位输出数据字dw<n-1:0>的位的操作的位置(如上所述，参考k)。上文对该操作的示例进行了详细讨论。实际上，由多位选择信号sel<n-1:0>所提供的位置标识了下一多位输出数据字dw<n-1:0>的位位置，在该位位置处，开始逻辑转换应当发生，以实现数据加权平均。这将会是下一数据字dw中的逻辑1位串应当开始的位置。
32.如上文所指出的，当使能信号310为逻辑0(即，取消对该信号的断言)时，时钟门电路操作以保持加载时钟信号ld_clk的当前逻辑状态，并且暂停或禁止加载从组合逻辑电路302输出的数据位的触发器操作。在这种模式中，当多位输入数据字dt<n-1:0>的所有位均为逻辑1或逻辑0时，ld_clk bar寄存器304加载sel位。这是强制性的，因为操作以生成sel信号的组合逻辑电路302的and逻辑将针对多位输入数据字dt<n-1:0>的全逻辑1或全逻辑0的上述输入条件生成具有逻辑值的所有位。重要的是，如本文中关于电路操作所讨论的，该动作在前一周期中发生，因此减轻了关键定时路径的负担。
33.dwa电路200的操作由数据时钟信号clk驱动。现在，参考图5，其示出了说明该操作的时序图。发生相对于数据时钟信号clk的时间周期t的操作。dwa电路200在当前时间周期
t
i
中接收多位输入数据字dt<n-1:0>，并且使用在该当前时间周期t
i
中可用的多位选择信号sel<n-1:0>，以在时间周期t
i
中输出多位输出数据字dw<n-1:0>。在当前时间周期t
i
中的多位选择信号sel<n-1:0>根据在前一时间周期t
i-1
中生成的多位输出数据字dw<n-1:0>生成。通过考虑电路200在多个连续时间周期中的操作，可以更好地理解该操作。
34.在电路200的操作的开始处，当前时间周期t0(即，selt0)内的多位选择信号sel<n-1:0>可以被初始化为期望值，诸如值<0,0,
…
,0,0,1>。在该示例情况下，因为位sel(0)为逻辑1，所以k＝0。因为没有从前一时间周期t
i-1
开始的多位输出数据字dw<n-1:0>，所以需要这种初始化以用于在当前时间周期t0中生成多位选择信号sel<n-1:0>。通过将dt(0)连接到输出dw(0)、dt(1)连接到输出dw(n-2)、
……
、dt(n-2)连接到输出dw(n-2)，以及dt(n-1)连接到输出dw(n-2)，交叉开关矩阵204响应具有初始化值<0,0,
…
,0,0,1>的多位选择信号sel<n-1:0>。对于在时间周期t0中接收到的值为<0,0,0,
…
,0,1,1,1>的多位输入数据字dt<n-1:0>(即，数据字的温度计编码的值为3，二进制<0,1,1>)，电路200在时间周期t0中输出值为<0,0,0,
…
,0,1,1,1>的多位输出数据字dw<n-1:0>(即，dtt0)。多位输入数据字dt<n-1:0>的三个逻辑1值位dwa被转换为多位输出数据字dw<n-1:0>，其中开始逻辑转换的位位置在位dw(0)处，而结束逻辑转换的位位置在位dw(2)处。
35.现在，假设在时间周期t1接收的多位输入数据字dt<n-1:0>(即，dtt1)的值为<0,0,
…
,1,1,1,1,1,1>(即，数据字的温度计编码的值为6，二进制<1,1,0>)。dwa控制电路210从前一时间周期t0(即，dwt0)开始对值为<0,0,0,
…
,0,1,1,1>的多位输出数据字dw<n-1:0>进行处理，以标识具有逻辑1值的最高有效位(即，结束逻辑转换的位置)。在这种情况下，该最高有效位是通过and门350(3)找出的位dw(2)，该and门350(3)具有第一输入，其接收逻辑反相位dw(3)；以及第二输入，其接收位dw(2)。因此，在时间周期t1(即，sel_int1)中，生成多位选择输入信号sel_in<n-1:0>。响应于加载时钟信号ld_clk(通过时钟门电路c-gate根据数据时钟信号clk生成)，触发器304加载有and门350的输出。只有耦合到and门350(3)的输出的触发器304(3)被设置为逻辑1值。因此，所生成的多位选择信号sel<n-1:0>在时间段t1(即，selt1)中的值将为<0,0,
…
,1,0,0,0>。因此，由于位sel(3)为逻辑1，所以k＝3。通过将dt(13)连接到输出dw(0)、dt(14)连接到输出dw(1)、
……
、dt(11)连接到输出dw(n-2)，以及dt(12)到输出dw(n-2)，交叉开关矩阵204响应具有值<0,0,
…
,1,0,0,0>的多位选择信号sel<n-1:0>。电路200在时间段t1(即，dwt1)中输出值为<0,0,0,
…
,0,1,1,1,1,1,1,0,0,0>的多位输出数据字dw<n-1:0>。因此，多位输入数据字dt<n-1:0>的六个逻辑1值位dwa被转换为多位输出数据字dw<n-1:0>，其中开始逻辑转换的位位置在dw(3)位，而结束逻辑转换的位位置在dw(8)位。
36.假设在时间周期t2处接收的多位输入数据字dt<n-1:0>的值为<1,1,1,
…
,1,1,1,1,1,1>(即，所有位均为逻辑1值)。dwa控制电路210从前一时间周期t1开始对值为<0,0,0,
…
,0,1,1,1,1,1,1,0,0,0>的多位输出数据字dw<n-1:0>进行处理，以标识具有逻辑1值的最高有效位(即，结束逻辑转换的位置)。在这种情况下，该最高有效位可以是通过and门350(9)找出的位dw(8)，该and门350(9)具有第一输入，其接收逻辑反相位dw(9)；以及第二输入，其接收位dw(8)。因此，在时间周期t2(即，sel_int2)内生成多位选择输入信号sel_in<n-1:0>。响应于加载时钟信号ld_clk(通过时钟门电路c-gate根据数据时钟信号clk生成)，触发器304加载有and门350的输出。只有耦合到and门350(9)的输出的触发器304(9)被设置
为逻辑1值。因而，所生成的多位选择信号sel<n-1:0>在时间周期t2(selt2)内的值为<0,0,
…
,0,1,0,0,0,0,0,0,0,0,0>。因此，因为位sel(9)是逻辑1，所以k＝9。通过将dt(7)连接到输出dw(0)、dt(8)连接到输出dw(1)、
……
、dt(5)到输出dw(n-2)以及dt(6)到输出dw(n-2)，交叉开关矩阵204响应具有值<0,0,
…
,0,1,0,0,0,0,0,0,0,0,0>的多位选择信号sel<n-1:0>。电路200在时间周期t2内输出值为<1,1,1,
…
,1,1,1,1,1,1>(即，所有位均为逻辑1值)的多位输出数据字dw<n-1:0>(即，dwt2)。因此，多位输入数据字dt<n-1:0>的16个逻辑1值位dwa转换为多位输出数据字dw<n-1:0>，其中开始逻辑转换的位位置在位dw(9)处，而结束逻辑转换的位位置在位dw(8)处。
37.此时，时钟生成电路300的nand门312检测到用于多位输入数据字dt<n-1:0>的<1,1,1,
…
,1,1,1,1,1,1>(即，所有位均为逻辑1值)输入条件，并且生成具有逻辑0值的信号314，从而使得时钟门电路c-gate被禁用。不会传递数据时钟信号clk，并且在下一时间周期t3中负载时钟信号ld_clk不会呈现触发触发器304的操作的边沿。
38.现在，考虑在时间周期t3处接收的多位输入数据字dt<n-1:0>的值为<0,0,0,
…
,0,0,0,1>(即，数据字的温度计编码的值为1，二进制<0,0,1>)。dwa控制电路210从前一时间周期t2开始对值为<1,1,1,
…
,1,1,1,1,1,1>(即，所有位均为逻辑1值)的多位输出数据字dw<n-1:0>进行处理，以标识具有逻辑1值的最高有效位(即，结束逻辑转换的位置)。在这种情况下，因为所有位均具有逻辑1值，所以不存在这种位。所有触发器304将输出逻辑0值，这可以导致开关矩阵的错误操作。然而，这与控制电路212在当前时间周期t3内生成多位选择信号sel<n-1:0>时的操作无关。这样做的原因是当前在时间周期t3中禁用时钟门电路c-gate，因此不会执行将新值加载到触发器304中的操作。取而代之的是，触发器304从前一时间周期t2开始保留值为<0,0,
…
,0,1,0,0,0,0,0,0,0,0,0>的前一多位选择信号sel<n-1:0>，该前一多位选择信号sel<n-1:0>指示结束逻辑转换的位置。因此，因为位sel(9)是逻辑1，所以k＝9。通过将dt(7)连接到输出dw(0)、dt(8)连接到输出dw(1)、、dt(5)连接到输出dw(n-2)，以及dt(6)连接到输出dw(n-2)，交叉开关矩阵204响应具有值<0,0,
…
,0,1,0,0,0,0,0,0,0,0,0>的多位选择信号sel<n-1:0>。电路200在时间周期t3中输出值为<0,0,
…
,0,1,0,0,0,0,0,0,0,0,0>的多位输出数据字dw<n-1:0>(即，dwt3)。因此，多位输入数据字dt<n-1:0>的一个逻辑1值位dwa转换为多位输出数据字dw<n-1:0>，其中开始逻辑转换的位位置在位dw(9)处，而结束逻辑转换的位位置也在位dw(9)处。
39.如本文中所示，and逻辑350用作检测在开始逻辑转换的位位置处发生的从1到0(而非从0到1)的数据输入转换的一类边沿检测器的类型。由于具有所有逻辑1值或所有逻辑0值的输入不会呈现这样的位转换，所以在这样的条件下，and逻辑350的输出全部为逻辑0。如果未检测到并且阻止该输出，则该输出导致取消对交叉开关中的所有开关的选择。为了处置这种场景，对所有逻辑1输入或所有逻辑0输入而言，禁用ld_clk，并且维持选择信号sel的前一状态。
40.现在，考虑在稍后时间点的操作，其中多位输出数据字dw<n-1:0>在前一时间周期t
i-1
内具有的值为<0,0,1,1,1,1,
…
,0,0,0>。假设在当前时间周期t
i
接收的多位输入数据字dt<n-1:0>的值为<0,0,
…
,0,1,1,1,1>(即，数据字的温度计编码的值为4，二进制<1,0,0>)。dwa控制电路210对从前一时间周期t
i-1
开始的值为<0,0,1,1,1,1,
…
,0,0,0>的多位输出数据字dw<n-1:0>进行处理，以标识具有逻辑1值的最高有效位(即，结束逻辑转换的位
处的多位输入数据字dt<15:0>的温度计编码值为<0000000000000111>，并且在k＝0的情况下，交叉开关矩阵204被控制为在时间周期t1处将值为<0000000000000111>的多位输入数据字dt<15:0>映射到值为<0000000000000111>的多位输出数据字dw<15:0>。
66.在时间t0处的该多位输出数据字dw<15:0>在时间t1处产生值为<000000000001000>的多位选择信号sel<15:0>，并且k＝3。在时间t1处的多位输入数据字dt<15:0>的温度计编码值为<0000000111111111>，并且在k＝3的情况下，交叉开关矩阵204被控制为在时间t1处将值为<0000000111111111>的多位输入数据字dt<15:0>映射到值为<0000111111111000>的多位输出数据字dw<15:0>。
67.在时间t1处的该多位输出数据字dw<15:0>在时间t2处产生值为<0001000000000000>的多位选择信号sel<15:0>，并且k＝12。在时间t2处的多位输入数据字dt<15:0>的温度计编码值为<0000000000000011>，并且在k＝12的情况下，交叉开关矩阵204被控制为在时间t2处将值为<0000000000000011>的多位输入数据字dt<15:0>映射到值为<0011000000000000>的多位输出数据字dw<15:0>。
68.在时间t2处的该多位输出数据字dw<15:0>在时间t3处产生值为<0100000000000000>的多位选择信号sel<15:0>，并且k＝14。在时间t3处的多位输入数据字dt<15:0>的温度计编码值为<0000000001111111>，并且在k＝14的情况下，交叉开关矩阵204被控制为在时间t3将值为<0000000001111111>的多位输入数据字dt<15:0>映射到值为<1100000000011111>的多位输出数据字dw<15:0>。注意位的环绕。
69.在时间t3处的该多位输出数据字dw<15:0>在时间t4处产生值为<0000000000100000>的多位选择信号sel<15:0>，并且k＝5。在时间t4处的多位输入数据字dt<15:0>的温度计编码值为<1111111111111111>，并且在k＝5的情况下，交叉开关矩阵204被控制为在时间t4处将值为<1111111111111111>的多位输入数据字dt<15:0>映射到值为<1111111111111111>的多位输出数据字dw<15:0>。
70.通过时钟生成电路300检测时间t4处的值为<1111111111111111>的该多位输出数据字dw<15:0>，该时钟生成电路300通过禁用时钟门电路c-gate来做出响应。因而，阻止传递数据时钟信号clk。在没有负载时钟信号ld_clk的情况下，时间t4处的值为<1111111111111111>的多位输出数据字dw<15:0>不会导致多位选择信号sel<15:0>发生任何改变，该多位选择信号sel<15:0>在时间t5处保持的值为<0000000000100000>，并且k＝5。时间t5处的多位输入数据字dt<15:0>的温度计编码值为<0000000000001111>，并且在k＝5的情况下，交叉开关矩阵204被控制为在时间t5将值为<0000000000001111>的多位输入数据字dt<15:0>映射到值为<0000000111100000>的多位输出数据字dw<15:0>。
71.在时间t5处值为<0000000111100000>的多位输出数据字dw<15:0>在时间t6处产生值为<0100000000000000>的多位选择信号sel<15:0>，并且k＝9。
72.再次参考图5用于检查时序关系。
73.对input
delay
的引用是指来自提供温度计数据dt的外部数据源的延迟。这是数据相对于数据时钟的时序到达电路200的一些有限时间。在数据时钟的边沿与温度计数据dt的呈现之间没有瞬时时序关系。
74.对xbarsw
delay
的引用是指在输入到交叉开关的数据与从交叉开关输出的数据之间的延迟。当交叉开关的选择稳定时，该延迟既可见又随之发生。仅针对第一数据输入输出
(仅在t0时进行后初始化)，并且在输入的所有位均为逻辑1或逻辑0的情况下，才会出现这样的条件。在其他时间处，选择信号sel将会不稳定，并且将会是关键路径的一部分。
75.对t
critical
的引用是指设计的功能性关键路径(不是在初始化期间也不是在位全部为逻辑1或全部为逻辑0时)，其包括触发器304的时钟到触发器q输出延迟以及交叉开关的选择到输出延迟。
76.对and
delay
的引用是指用于响应于选择sel_in信号的数据加权平均输出的延迟。基本上，这是与and逻辑电路的操作相关联的延迟。应当领会，该延迟不是关键路径的一部分，因为它的值在电流输出处稳定，并且在随后时钟上升边沿之前稳定很多。sel_in在随后周期中被加载到触发器304上。
77.因此，图5中的波形以及所图示的时序关系示出了dwa输出在呈现输入的短时间跨度中可用。该小的转换时间可以主要归因于触发器的时钟到q延迟，以及交叉开关的选择到输出延迟。尽管输出计算直接涉及通过逻辑350和电路300(时钟门控逻辑)进行的处理，但是凭借所提出的架构，这些任务从时序关键路径中排除在外。
78.现在，参考图6，其示出了连续时间sigma-delta模数转换器电路400的框图。在求和电路402的第一输入处接收模拟输入电压vin。求和电路402的第二输入接收模拟反馈电压vfb。求和电路402用于确定在模拟输入电压vin与模拟反馈电压vfb之间的差，并且生成模拟差值电压vdif(即，vdif＝vin-vfb)。实现例如积分功能的环路滤波器404接收模拟差值电压vdif，并且输出模拟滤波电压vfltr。多位量化器电路406对模拟滤波电压vfltr进行量化，以在时钟信号clk的上升边沿上生成多位输入数据字dt(即，多位量化器电路406由时钟信号计时)。多位量化器电路406与图2的量化器203相对应。多位输入数据字dt被施加到数据加权平均(dwa)电路408，诸如图2所示的电路200。dwa电路200输出数据字dw，该数据字dw可以以本领域技术人员所公知的方式进行处理(例如，抽取和数字滤波)，以生成与模拟输入电压vin的转换相对应的数字信号。在反馈环路中，数据字dw输入到数模转换器电路410，该数模转换器电路410将数据字dw转换以生成模拟反馈电压vfb。数模转换器电路410包括输入寄存器412，该输入寄存器412在时钟信号clk的下降边沿上锁存数据字dw(即，输入寄存器412由时钟信号的逻辑反相(clk bar)计时)。数据字dwl的经锁存输出提供了由数模转换器电路410转换为模拟反馈电压vfb的数字信息。


技术实现要素：

79.提供该概述是为了介绍一些概念，下文在具体实施方式中对这些概念进行进一步描述。该概述不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于帮助限制所要求保护的主题的范围。
80.在实施例中，一种电路包括交叉开关矩阵，具有被配置为接收温度计编码信号的输入和被配置为输出数据加权平均信号的输出，其中在交叉开关矩阵的输入与输出之间的切换由交叉选择信号控制；数据寄存器，被配置为锁存输出数据加权平均信号，并且生成经锁存数据加权平均信号；以及控制电路，被配置为接收经锁存数据加权平均信号，并且根据经锁存数据加权平均信号的位确定经锁存数据加权平均信号内发生结束逻辑转换的位位置，以及生成交叉开关选择信号以控制在交叉开关矩阵的输入与输出之间的切换，以选择在输出数据加权平均信号内发生开始逻辑转换的位位置。
81.在实施例中，一种电路包括输入数据总线，输入数据总线携载具有温度计编码格式的多位输入数据字；交叉开关矩阵，具有开关输入，该开关输入耦合到输入数据总线以接收多位输入数据字；以及开关输出，该开关输出被配置为输出多位输出数据字，该多位输出数据字是温度计编码的多位输入数据字的数据加权平均(dwa)转换；数据寄存器，被配置为锁存多位输出数据字，并且生成经锁存多位输出数据字；以及dwa控制电路，被配置为接收锁存多位输出数据字，并且根据锁存多位输出数据字生成多位选择信号，通过选择数据总线，该多位选择信号被施加到交叉开关矩阵的控制输入；其中交叉开关矩阵被配置为响应于多位选择信号而进行操作，以将开关输入选择性地映射到开关输出，以实现温度计编码的多位输入数据字的dwa转换，以输出多位输出数据字。
82.在实施例中，一种方法包括：接收温度计编码信号；响应于选择信号，将温度计编码信号转换为输出数据加权平均信号；锁存输出数据加权平均信号以生成经锁存数据加权平均信号；根据经锁存数据加权平均信号的所有位，确定经锁存数据加权平均信号内经锁存数据加权平均信号发生结束逻辑转换的结束位位置；以及生成选择信号以控制所述转换，以选择输出数据加权平均信号发生开始逻辑转换的开始位位置。
附图说明
83.图1比较了不用数据加权平均(dwa)算法的数据转换器和不用dwa的数据转换器的操作。
84.图2是现有技术的dwa电路的框图。
85.图3是使用如用于图2的dwa电路中的交叉开关的多路复用器的逻辑表示。
86.图4是如用于图2的dwa电路的dwa控制电路的电路图。
87.图5是图2的dwa电路的操作的时序图。
88.图6是在反馈环路中利用图2的dwa电路的连续时间sigma-delta模数转换器电路的框图。
89.图7是dwa电路的框图。
90.图8是如用于图7的dwa电路的dwa控制电路的电路图。
91.图9是在反馈环路中利用图7的dwa电路的连续时间sigma-delta模数转换器电路的框图。
92.图10是图9的连续时间sigma-delta模数转换器电路的操作的时序图。
具体实施方式
93.在以下详细描述和附图中，对具体细节进行了阐述以提供对本公开的透彻理解。然而，本领域技术人员应当领会，在一些实例中，可以在没有这种具体细节的情况下实践本公开。在其他实例中，已经以示意图或框图的形式图示了公知元件，以免在不必要的细节上使本公开晦涩难懂。附加地，在大多数情况下，省略了具体细节等，因为这样的细节对于完全理解本公开并非必需，并且被认为在相关领域的普通技术人员的理解之内。
94.现在，参考图7，其示出了动态加权平均(dwa)电路200'的框图。该电路包括数据总线202，数据总线202携载具有温度计编码格式的多位输入数据字dt<n-1:0>(其中数据字dt<n-1:0>可以例如从由数据时钟信号clk(clk)计时的量化器电路203供应)。在示例中，n＝
16；然而，应当理解，本文中所公开的解决方案对于n的任何值都是可扩展的。数据总线202被连接到交叉开关矩阵204的数据输入。交叉开关矩阵204的输出被连接到数据总线206，数据总线206携载多位输出数据字dw<n-1:0>，该多位输出数据字dw<n-1:0>是温度计编码的多位输入数据字dt<n-1:0>的数据加权平均转换。寄存器214'接收多位输出数据字dw<n-1:0>以及数据时钟信号clk的逻辑反相(clk bar)，并且寄存器214'操作以锁存接收到的多位数据输出数据字dw<n-1:0>的数据并且输出经锁存多位输出数据字dwl<n-1:0>。dwa控制电路210'接收多位输入数据字dt<n>和dt<0>的最高有效位和最低有效位，以及经锁存多位输出数据字dwl<n-1:0>和数据时钟信号clk的逻辑反相(clk bar)，并且dwa控制电路210'操作以生成多位选择信号sel<n-1:0>，通过数据总线212，该选择位信号sel<n-1:0>被施加到交叉开关矩阵204的控制输入。交叉开关204响应于多位选择信号sel<n-1:0>而操作，以将开关输入选择性地映射到开关输出，以实现数据加权平均转换、并且实现一阶动态元件匹配(dem)。
95.交叉开关矩阵204的物理配置如图4所示，并且如上所述地，其操作响应于多位选择信号sel<n-1:0>。
96.现在，参考图8，其示出了寄存器214'和dwa控制电路210'的电路图。寄存器214'包括n个触发器ff 504(0)至504(n-1)，n个触发器ff 504(0)至504(n-1)由数据时钟信号clk的逻辑反相(clk bar)计时。为了符合上文所提供的示例，在图8中，n＝16；然而，应当理解，本文中所公开的解决方案对于n的任何值都是可扩展的。触发器ff 504各自从数据总线206接收多位输出数据字dw<n-1:0>的位，并且输出经锁存多位输出数据字dwl<n-1:0>的对应位。
97.dwa控制电路210'包括时钟逻辑电路500和组合逻辑电路502。组合逻辑电路502由n个逻辑and门550(0)至550(n-1)形成，该n个逻辑and门550(0)至550(n-1)操作以生成多位选择信号sel<n-1:0>，该多位选择信号sel<n-1:0>被施加以控制交叉开关矩阵204的开关操作。每个and门350的第一输入被连接到由寄存器214'的触发器504所输出的经锁存多位输出数据字dwl<n-1:0>的对应位的逻辑反相。每个and门550的第二输入被连接到经锁存多位输出数据字dwl<n-1:0>的相邻位。例如，and门550(0)具有第一输入，其被连接以接收对应位dwl(0)的逻辑反相；以及第二输入，其被连接以接收相邻位dw(n-1)，在其中n＝16的示例中，该相邻位dw(n-1)可以是dwl(15)。and门550(0)的输出是时钟逻辑电路500的输入，该时钟逻辑电路500生成输出，作为多位输入选择信号sel_in<n-1:0>的一个位(sel(0))。同样，and门550(n-1)(在其中n＝16的示例中，其可以是and门550(15))具有第一输入，其被连接为接收对应位dwl(n-1)(在其中n＝16的示例中，其可以是dwl(15)位)的逻辑反相；以及第二输入，其被连接为接收相邻位dwl(n-2)(在其中n＝16的示例中，其可以是位dwl(14))。and门550(n-1)的输出提供多位输入选择信号sel_in<n-1:0>的另一位(sel(15))。同样，其他and门550连接到锁存多位输出数据字dwl<n-1:0>的逻辑反相位和相邻位，并且生成多位输入选择信号sel_in<n-1:0>的对应位。
98.组合逻辑电路502操作以在具有逻辑1值的接收到的锁存多位输出数据字dwl<n-1:0>中找出最高有效位位置。换句话说，这是在锁存多位输出数据字dwl<n-1:0>中的逻辑1位串发生结束逻辑转换(从逻辑1到逻辑0)的位位置。第二输入接收该逻辑1值而第一输入从锁存多位输出数据字dwl<n-1:0>中的下一相邻较高位接收逻辑0值的and门550将输出逻
辑1值。所有其他and门550将输出逻辑低值，这是因为它们的第一输入或第二输入中的至少一个输入将接收逻辑0输入。and门550(0)的连接以接收对应位dwl(0)和相邻位dwl(n-1)的逻辑反相很重要，因为该连接实现了找出最高有效位位置的操作的环绕。由组合逻辑电路502所执行的找出最高有效位位置的操作与上文针对组合逻辑电路302和图4所讨论的操作基本相同。
99.时钟逻辑电路500包括异或非逻辑门520，该异或非逻辑门520具有第一输入，其接收多位输入数据字dt<n-1:0>的最低有效位(位0：dt(0))；以及第二输入，其接收多位输入数据字dt<n-1:0>的最高有效位(位n-1：dt(n-1))。从异或非逻辑门520输出的信号被施加到由数据时钟信号clk的逻辑反相(clk bar)计时的d型触发器522的数据输入。因而，d型触发器522在时钟信号clk的下降边沿处从异或非逻辑门520捕获输出信号的逻辑状态，并且使该逻辑状态值在触发器522的q输出处可用。or逻辑门524具有第一输入，其接收触发器522的q输出；以及第二输入，其接收在组合逻辑电路502中的and门550(0)的输出。由or逻辑门524所输出的信号是多位输入选择信号sel_in<n-1:0>的sel(0)位。
100.时钟逻辑电路500的操作如下：异或非逻辑门520确定在何时多位输入数据字dt<n-1:0>的最低有效位(位0：dt(0))和最高有效位(位n-1：dt(n-1))均为逻辑0或均为逻辑1。对于温度计编码的数据，仅当数据字dt<n-1:0>的所有位均为逻辑0时或数据字dt<n-1:0>的所有位均为逻辑1时这种操作才会发生。时钟逻辑电路500捕获这种发生至关重要，这是因为当数据字dt<n-1:0>的所有位均为逻辑0、或数据字dt<n-1:0>的所有位均为逻辑1时，在数据字dw<n-1:0>中不会存在从1到0的转换，因此组合逻辑电路502的所有and门550都将针对多位输入选择信号nor输出逻辑0值。在这种情况下，取消对在交叉开关矩阵204内的所有开关的选择，并且在寄存器214'的输入处的数据字dw<n-1:0>的信号线将浮动。必须避免这种开关取消选择和浮动输出条件。
101.当多位输入数据字dt<n-1:0>的最低有效位(位0：dt(0))和最高有效位(位n-1：dt(n-1))均为逻辑0或均为逻辑1时，来自异或非逻辑门520的输出信号的逻辑状态为逻辑1。该逻辑状态在时钟信号的下降边沿处由d型触发器522捕获并且保持。响应于从触发器522输出的逻辑1，or逻辑门524将多位输入选择信号sel_in<n-1:0>的位中的至少一个位强制为逻辑1。这些位中的任一位可以用于这种情况，并且图8所示的示例使用连接到sel(0)位的信号线的or逻辑门524来强制逻辑1状态。在多位输入数据字dt<n-1:0>的最低有效位(位0：dt(0))和最高有效位(位n-1：dt(n-1))的任何其他组合逻辑条件下，来自异或非逻辑门520的输出信号的逻辑状态为逻辑0，并且该逻辑状态在时钟信号clk的下降边沿处由d型触发器522捕获并保持。然后，or逻辑门524准许多位输入选择信号sel_in<n-1:0>的sel(0)位的逻辑状态跟随组合逻辑电路502中的and门550(0)所输出的信号的逻辑状态。
102.响应于时钟信号clk的下降边沿，寄存器214'的n个触发器504(0)至504(n-1)将加载多位输出数据字dw<n-1:0>的n个位，并且输出经锁存多位输出数据字dwl<n-1:0>的对应n个位，以供组合逻辑电路502的逻辑and门350(0)至350(n-1)处理，以便生成多位输入选择信号sel_in<n-1:0>。因为一次将只有一个and门输出具有逻辑1值，所以这意味着多位选择信号sel<n-1:0>一次只有一个位具有逻辑1值。具有逻辑1值的多位选择信号sel<n-1:0>的这一个位指定用于控制按特定次序将多位输入数据字dt<n-1:0>的位连接到多位输出数据字dw<n-1:0>的位的交叉开关矩阵204的操作的位置(如上所述，参考k)。上文对该操作的示
例进行了详细讨论。实际上，由多位选择信号sel<n-1:0>所提供的位置标识了下一多位输出数据字dw<n-1:0>的位位置，在该位位置处，应当发生开始逻辑转换以实现数据加权平均。这是在下一数据字dw中的逻辑1位串应当开始的位置。
103.然而，在多位输入数据字dt<n-1:0>的最低有效位(位0：dt(0))和最高有效位(位n-1：dt(n-1))具有相同的逻辑状态的情况下，对前述操作进行修改。通过时钟逻辑电路500的异或非逻辑门520检测到这种条件，该异或非逻辑门520将sel(0)位的逻辑状态强制为逻辑1，以便确保多位选择信号sel<n-1:0>的至少一个位将具有逻辑1值。
104.现在，参考图9，其示出了连续时间sigma-delta调制器(模数转换器)电路400'的框图。在求和电路402的第一输入处接收模拟输入电压vin。求和电路402的第二输入接收模拟反馈电压vfb。求和电路402用于确定在模拟输入电压vin与模拟反馈电压vfb之间的差，并且生成模拟差值电压vdif(即，vdif＝vin-vfb)。实现例如积分功能的环路滤波器404接收模拟差值电压vdif，并且输出模拟滤波电压vfltr。多位量化器电路406对模拟滤波电压vfltr进行量化，以在时钟信号clk的上升边沿上生成多位输入数据字dt(即，多位量化器电路406由时钟信号计时)。多位量化器电路406与图7的量化器203相对应。多位输入数据字dt被施加到数据加权平均(dwa)电路408，诸如如图7所示的电路200'。电路200'输出可以以本领域技术人员所公知的方式进行处理(例如，抽取和数字滤波)的数据字dw，以生成与模拟输入电压vin的转换相对应的数字信号。在反馈环路中，数据字dw被输入到数模转换器电路410，该电路转换数据字dw以生成模拟反馈电压vfb。数模转换器电路410包括输入寄存器412，该输入寄存器412在时钟信号clk的下降边沿上锁存数据字dw(即，输入寄存器412由时钟信号的逻辑反相(clk杠)计时)。输入寄存器412与如图7和图8所示的寄存器214'相对应。数据字dwl的锁存输出提供了通过数模转换器电路410转换为模拟反馈电压vfb的数字信息。更进一步地，数据字dwl的锁存输出以及多位输入数据字dt<n-1:0>的最低有效位(位0：dt(0))和最高有效位(位n-1：dt(n-1))提供数字信息，该数字信息由与多位选择信号sel<n-1:0>的生成有关的由dwa控制电路210'处理。
105.图10图示了用于连续时间sigma-delta模数转换器电路400'的操作的时序关系。应当指出，在时钟clk的上升边沿之前，已经确立了开关选择，因此只有(交叉开关的)开关的输入到输出延迟进入关键时序路径。更进一步地，开关延迟非常小，因此有足够的时间以供量化器操作。
106.与图2、图4和图6的现有技术实现方式相比，图7至图9的实现方式具有多个优点：a)消除了通过触发器304提供的用于存储交叉开关的选择逻辑的存储器元件；b)在关键时序路径中没有时钟到q输出延迟；c)电路以非常低的计算延迟(仅开关延迟)操作，因此可以准许在非常高的数据速率(例如，高达6ghz)处操作；d)该电路不需要使用常规dwa电路的部件的解码器和加法器；e)该电路支持在高速反馈拓扑中的操作；f)电路的规则模块化结构准许快速实现方式；g)电路以低功率和低面积消耗操作；以及h)有利地使用dac电路的输入寄存器，来支持dwa控制电路的操作。
107.尽管本文中已经参考特定电路和实施例对在先描述进行了描述，但是其不旨在限于本文中所公开的细节；本发明不限于所公开的实施例；相反，它扩展到所有功能等同结构、方法和用途，诸如在所附权利要求的范围之内。