脉冲信号产生电路和产生方法、存储器与流程

1.本发明涉及半导体技术领域，具体而言，涉及一种脉冲信号产生电路和产生方法，以及包含该脉冲信号产生电路的存储器。


背景技术：

2.以dram(dynamic random access memory，即动态随机存取存储器)为例，存储器在执行存取动作时，需要产生一系列的控制信号，该控制信号通常为具有一定宽度的脉冲信号。
3.控制脉冲信号的有效电平宽度严重影响存储器的性能，宽度过宽可能会导致存储器存取速度下降，宽度过窄可能会导致内部操作未完成，因此需要合理控制脉冲信号的有效电平宽度，来保证存储器良好的存取性能。然而对于性能要求越来越高、尺寸越来越小的存储器来说，现有的脉冲信号产生电路已经难以满足需求。
4.需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

5.本发明的目的在于提供一种脉冲信号产生电路和产生方法、存储器，解决现有技术存在的一种或多种问题。
6.根据本发明的第一个方面，提供一种脉冲信号产生电路，包括：
7.时钟分频单元，所述时钟分频单元的输入端接收时钟信号，所述时钟分频单元被配置为将所述时钟信号分频，以生成时钟分频信号；
8.延时单元，所述延时单元的输入端连接所述时钟分频单元的输出端，所述延时单元被配置为基于所述时钟分频信号生成延时信号；
9.选择单元，所述选择单元的输入端分别连接所述时钟分频单元的输出端和所述延时单元的输出端，所述选择单元被配置为同时接收所述时钟分频信号和延时信号，根据预设条件进行选择，以生成所述脉冲信号。
10.在本发明的一种示例性实施例中，所述预设条件为：选择所述时钟分频信号和延时信号的上升沿中较晚的上升沿作为所述脉冲信号的上升沿，选择所述时钟分频信号和延时信号的下降沿中较早的下降沿作为所述脉冲信号的下降沿。
11.在本发明的一种示例性实施例中，所述延时单元包括：
12.置位电路，所述置位电路的输入端连接所述时钟分频单元的输出端，所述置位电路被配置为在接收到所述时钟分频信号的上升沿时输出置位脉冲；
13.触发器，所述触发器的输入端连接所述置位电路的输出端，所述触发器的输出端为所述延时单元的输出端，所述触发器被配置为在接收到所述置位脉冲时输出触发电平；
14.延时电路，所述延时电路的输入端连接所述触发器的输出端，所述延时电路被配置为对所述触发电平进行延时并输出；
15.复位电路，所述复位电路的输入端连接所述延时电路的输出端，所述复位电路的输出端连接所述触发器的输入端，所述复位电路被配置为为在接收到延时后的所述触发电平的上升沿时输出复位脉冲。
16.在本发明的一种示例性实施例中，所述延时电路为固定延时电路。
17.在本发明的一种示例性实施例中，所述触发器为复位置位触发器。
18.在本发明的一种示例性实施例中，所述选择单元包括与门，所述与门的第一输入端连接所述时钟分频单元的输出端，所述与门的第二输入端连接所述触发器的输出端。
19.在本发明的一种示例性实施例中，所述时钟分频单元为偶数分频。
20.在本发明的一种示例性实施例中，所述脉冲信号产生电路还包括相位调整电路，所述相位调整电路的输入端连接所述时钟分频单元的输出端，所述相位调整电路的输出端连接所述选择单元的输入端，所述相位调整电路被配置为对所述时钟分频信号的相位进行调整，以使所述时钟分频信号和所述延时信号的上升沿同步；
21.其中，所述选择单元选择所述时钟分频信号或延时信号的上升沿作为所述脉冲信号的上升沿，选择所述时钟分频信号和延时信号的下降沿中较早的下降沿作为所述脉冲信号的下降沿，以生成所述脉冲信号。
22.在本发明的一种示例性实施例中，所述脉冲信号产生电路还包括信号驱动电路，所述信号驱动电路的输入端连接所述相位调整电路的输出端，所述信号驱动电路的输出端连接所述选择单元的输入端。
23.在本发明的一种示例性实施例中，所述脉冲产生电路还包括指令输入单元，所述指令输入单元的输出端连接所述时钟分频单元的输入端，所述指令输入单元被配置为向所述时钟分频单元提供指令信号，以使所述时钟分频单元根据所述指令信号对所述时钟信号进行分频。
24.在本发明的一种示例性实施例中，所述脉冲产生电路还包括指令译码电路，所述指令译码电路的输入端连接所述指令输入单元的输出端，所述指令译码电路的输出端连接所述时钟分频单元的输入端，所述指令译码电路被配置为对所述指令信号进行译码，以使所述时钟分频单元根据译码后的所述指令信号对所述时钟信号进行分频。
25.在本发明的一种示例性实施例中，还包括指令锁存电路，所述指令锁存电路的输入端连接所述指令输入单元的输出端，所述指令锁存电路的输出端连接所述指令译码电路的输入端，所述指令锁存电路被配置为对所述指令信号进行锁存。
26.根据本发明的第二个方面，提供一种脉冲信号产生方法，包括：
27.提供时钟信号
28.利用时钟分频单元对所述时钟信号分频，生成时钟分频信号；
29.基于所述时钟分频信号，利用延时单元生成延时信号；
30.利用选择单元同时接收所述时钟分频信号和延时信号，根据预设条件对所述时钟分频信号和延时信号进行选择，以生成所述脉冲信号。
31.在本发明的一种示例性实施例中，所述预设条件为：选择所述时钟分频信号和延时信号的上升沿中较晚的上升沿作为所述脉冲信号的上升沿，选择所述时钟分频信号和延时信号的下降沿中较早的下降沿作为所述脉冲信号的下降沿。
32.在本发明的一种示例性实施例中，所述利用延时电路对所述时钟分频信号进行延
时，生成延时信号包括：
33.利用置位电路在接收到所述时钟分频信号的上升沿时输出置位脉冲；
34.利用触发器在接收到所述置位脉冲时输出触发电平；
35.利用延时电路对所述触发电平进行时间的延时并输出；
36.利用复位电路在接收到延时后的所述触发电平的上升沿时输出复位脉冲，以此生成所述延时信号。
37.在本发明的一种示例性实施例中，所述方法还包括：利用相位调整电路对所述时钟分频信号的相位进行调整，以使所述时钟分频信号和所述延时信号的上升沿同步；
38.其中，利用所述选择单元选择所述时钟分频信号或延时信号的上升沿作为所述脉冲信号的上升沿，选择所述时钟分频信号和延时信号的下降沿中较早的下降沿作为所述脉冲信号的下降沿，以生成所述脉冲信号。
39.根据本发明的第三个方面，提供一种存储器，包括以上所述的脉冲信号产生电路。
40.本发明的脉冲信号产生电路生成的脉冲信号的有效电平宽度可同时基于外部时钟周期的倍数以及延迟时间控制，避免单纯依靠时钟信号产生脉冲，有效电平宽度不能完全满足需求的情况。同时本发明的脉冲信号周期是以时钟信号的周期为基础建立，满足同步电路的要求。在脉冲信号周期和宽度都能满足需求的前提下，本发明的脉冲信号的有效电平宽度更可控，使得存储器具有良好的存取性能。
41.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
42.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
43.图1为本发明实施方式的脉冲信号产生电路的结构示意图；
44.图2为本发明一个实施例中脉冲信号产生电路的电路结构示意图；
45.图3为本发明第一个实施例中各种信号的时序对比图；
46.图4为本发明第二个实施例中各种信号的时序对比图；
47.图5为本发明第三个实施例中各种信号的时序对比图；
48.图6为本发明第四个实施例中各种信号的时序对比图；
49.图7为本发明另一实施例中脉冲信号产生电路的电路结构示意图；
50.图8为本发明实施方式的脉冲信号产生方法的流程图。
51.图中：10、时钟分频单元；20、延时单元；21、置位电路；22、触发器；23、延时电路；24、复位电路；40、信号驱动电路；30、选择单元；40、相位调整电路；50、信号驱动电路；60、指令输入单元；70、指令译码电路；80、指令锁存电路。
具体实施方式
52.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形
式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
53.相关技术中，存储器内部，合适的脉冲信号是实现存取动作的必要前提。脉冲信号的一种产生方法是对时钟信号进行分频得到，该方法得到的脉冲信号的有效电平宽度受时钟信号周期的约束，随着存储器的工艺节点越来越小，存储速度越来越快，受约束的有效电平宽度难以满足实际需求。
54.本发明实施方式中提供了一种脉冲信号产生电路，如图1所示，本发明实施方式的脉冲信号产生电路包括时钟分频单元10、延时单元20和选择单元30。时钟分频单元10的输入端接收时钟信号，被配置为将时钟信号分频，以生成时钟分频信号。延时单元20的输入端连接时钟分频单元10的输出端，被配置为基于时钟分频信号生成延时信号。选择单元30的输入端分别连接时钟分频单元10的输出端和延时单元20的输出端，被配置为同时接收时钟分频信号和延时信号，根据预设条件进行选择，以生成脉冲信号。
55.基于上述电路结构，脉冲信号的周期是以时钟信号的周期为基础建立，与分频后的时钟信号一致，因此脉冲信号满足同步电路的需求。脉冲信号的有效电平宽度可以根据需求进行选择，避免了单纯依靠时钟分频信号而难以满足实际需求的情况。在脉冲信号周期和宽度都能满足需求的前提下，本发明的脉冲信号的有效电平宽度更可控，使得存储器具有良好的存取性能。
56.下面对本发明实施方式的脉冲信号产生电路进行详细说明：
57.时钟分频单元10用于将时钟信号的频率降低为原来的1/n，其目的是使后续时钟分频信号和延时信号的周期都建立在时钟信号的周期基础上，因此不需要单独设置用于与时钟信号同步的电路，节省了电路结构的面积。
58.其中，若n为偶数则为偶数分频，n为奇数则为奇数分频。例如n＝2时，时钟分频单元10为二分频的时钟分频电路，在时钟每触发2个周期时，该时钟分频单元10输出1个周期信号。无论是偶数分频还是奇数分频，都可以通过计数器实现。以偶数时钟分频单元为例，其可由一个计数器、一个反相器和一个触发器组成。其工作原理是把输入的时钟源时钟信号作为计数脉冲，由于计数器的输出端是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的分频。而分频的工作过程，则由选用的计数器所决定，因此，如果选用的是二进制计数器，则是二分频时钟电路，如果选用的是八分频计数器，则是八分频时钟电路，以此类推。因此，计数器计数计满后，会向触发器22发送一个使能信号，触发器接收到使能信号后，就会接收经反相器处理过后的源时钟信号，最后由触发器输出最后的分频时钟。在某些电路系统中，可能会存在对时钟信号进行非整数分频的需求，可以采用锁相环电路来实现对时钟的非整数分频。在本实施例中，时钟分频单元10的输出端输出的时钟分频信号分为两路，一路输送至选择单元30，另一路输送至延时单元20。
59.延时单元20基于时钟分频信号生成延时信号，是指延时单元20利用时钟分频信号的上升沿作为延时信号的上升沿，对该上升沿延迟一定时间后产生下降沿，由此生成延时信号。也就是说，延时信号是在时钟分频信号的基础上产生的，其周期以时钟信号的周期作为基础。在一些技术资料中，“延时”也称为“延迟”，本发明中，“延时”和“延迟”表示相同的意思。
60.在本实施例中，参考图2，延时单元20包括依次串联的置位电路21、触发器22、延时电路23、复位电路24。置位电路21的输入端连接时钟分频单元10的输出端，置位电路21被配置为在接收到来自时钟分频单元10的时钟分频信号的上升沿时产生一置位脉冲。触发器22的输入端连接置位电路21的输出端，触发器22的输出端为延时单元20的输出端，触发器22被配置为在接收到置位电路21产生的置位脉冲时输出触发电平。延时电路23的输入端连接触发器22的输出端，延时电路23被配置为对触发器22输出的触发电平进行延时并输出。复位电路24的输入端连接延时电路23的输出端，复位电路24的输出端连接触发器22的输入端，复位电路24被配置为在接收到延时后的触发电平的上升沿时输出复位脉冲。
61.在本实施例中，触发器22采用复位置位触发器，即rs触发器。把两个或非门(或与非门)的输入、输出端交叉连接，即可构成基本rs触发器。如图2所示，是由两个或非门交叉耦合构成的具有复位和置位功能的rs触发器，输入端s连接置位电路21的输出端，输入端r连接复位电路24的输出端，输出端q为与输入端r连接或非门的输出端。
62.当置位电路21接收到时钟分频信号的上升沿时输出置位脉冲，此时rs触发器输出端q输出l，即产生触发电平的上升沿，上升沿经延时电路23延时一段时间，形成具有一定宽度的高电平信号，然后输出至复位电路，当复位电路24接收到延时电路23延时后的触发电平的上升沿时输出复位脉冲，此时rs触发器输出端q输出0，即产生触发电平的下降沿，下降沿经延时电路23延时一段时间，形成具有一定宽度的低电平信号。当置位电路21再次接收到时钟分频信号的上升沿时，再次输出1，由此循环，形成具有一定有效电平宽度的方波脉冲信号，即延时信号。
63.延时电路23可以采用任何可以实现延时功能的电路结构来实现，例如可以采用偶数个相连的反相器，还可以再包括一些电容，或采用缓冲器实现，本发明不对此进行特殊限定。延时信号的有效电平宽度由延时电路23的延时参数决定，可以根据需要对延时参数进行调整。在本实施例中，延时电路23为固定延时电路，固定延时电路是指每次延迟的时间都相等，因此为固定延时。在其他实施例中，延时电路23也可以为可变延时电路，即每次延迟的时间可以不等。置位电路21和复位电路24可以采用相同的电路结构，当然也可以是不同的电路结构。
64.在本实施例中，选择单元对时钟分频信号和延时信号进行选择的预设条件为：选择时钟分频信号和延时信号的上升沿中较晚的上升沿作为脉冲信号的上升沿，选择时钟分频信号和延时信号的下降沿中较早的下降沿作为脉冲信号的下降沿，以生成脉冲信号。因此选择单元30包括一与门，与门的第一输入端连接时钟分频单元10的输出端，与门的第二输入端连接触发器22的输出端。只有时钟分频信号和延时信号都为高电平时，与门才会输出高电平，否则输出低电平。
65.下面结合时序图对由上述电路结构生成脉冲信号的方式进行详细说明。
66.举例而言，参考图3，为时钟信号、时钟分频信号、延时信号和脉冲信号的时序图。其中，时钟分频单元10对时钟信号进行了八分频，因此时钟分频信号和延时信号的周期均为时钟信号周期的八倍，延时电路为固定延时电路。该实施例中，时钟分频信号和延时信号的上升沿同步，此时与门同步接收到时钟分频信号和延时信号的上升沿而输出高电平。时钟分频信号的有效电平宽度小于延时信号的有效电平宽度，因此时钟分频信号的下降沿早于延时信号的下降沿到来，此时与门在接收到时钟分频信号的下降沿时就输出低电平。因
此与门输出的脉冲信号的有效电平宽度与时钟分频信号的有效电平宽度相等。
67.再举例而言，参考图4，与图3不同的是，时钟分频信号的有效电平宽度大于延时信号的有效电平宽度。时钟分频信号和延时信号的上升沿同步，此时与门同步接收到时钟分频信号和延时信号的上升沿而输出高电平。时钟分频信号的有效电平宽度大于延时信号的有效电平宽度，因此延时信号的下降沿早于时钟分频信号的下降沿到来，此时与门在接收到延时信号的下降沿时就输出低电平。因此与门输出的脉冲信号的有效电平宽度与延时信号的有效电平宽度相等。
68.图3和图4所示的示例中，时钟分频信号和延时信号的上升沿均同步，可以保证脉冲信号能够方便的受时钟信号的调制。然而对于某些实际电路而言，考虑到工艺、电路特性等因素，从时钟分频信号到达置位电路21起，到触发器22输出端新状态稳定地建立起来为止，会经历一段时间，所经过的这段时间为触发器22的传输延时时间。当该传输延时时间较大时，会导致延时信号的上升沿与时钟分频信号的上升沿不同步，而是晚于时钟分频信号的上升沿。
69.举例而言，参考图5，时钟分频信号的上升沿早于延时信号的上升沿到来，与门接收到延时信号的上升沿才会输出高电平。时钟分频信号的下降沿也早于延时信号的下降沿到来，与门在接收到时钟分频信号的下降沿时就输出低电平。因此与门输出的脉冲信号的有效电平宽度为延时信号上升沿到时钟分频信号下降沿之间的宽度。
70.再举例而言，参考图6，时钟分频信号的上升沿早于延时信号的上升沿到来，与门接收到延时信号的上升沿才会输出高电平。延时信号的下降沿早于时钟分频信号的下降沿到来，与门在接收到延时信号的下降沿时就输出低电平。因此与门输出的脉冲信号的有效电平宽度为延时信号上升沿到延时信号下降沿之间的宽度，即与门输出的脉冲信号的有效电平宽度等于延时信号的有效电平宽度。
71.上述图3-图6的实施例中示出了一种预设条件下的不同的选择过程，在其他实施例中，预设条件还可以为其他条件，例如选择时钟分频信号和延时信号的上升沿中较早的上升沿作为脉冲信号的上升沿，选择时钟分频信号和延时信号的下降沿中较晚的下降沿作为脉冲信号的下降沿，以生成脉冲信号。总之，可以根据存储器对脉冲信号的有效电平宽度的需求来设置预设条件，以使选择单元能够选择合适的上升沿和下降沿。
72.继续以图5和图6的示例而言，由于时钟分频信号和延时信号的上升沿不同步，会使得与门输出的脉冲信号与时钟信号不同步，进而影响存取性能，因此，理想的方式是使时钟分频信号和延时信号的上升沿同步。为了避免该问题，本实施例的脉冲信号产生电路中还增加了相位调整电路40，参考图7，相位调整电路40的输入端连接时钟分频单元10的输出端，相位调整电路40的输出端连接选择单元30的输入端，相位调整电路40被配置为对时钟分频信号的相位进行调整，以使时钟分频信号和延时信号的上升沿同步,由于传输延时时间的存在，延时信号的上升沿晚于时钟分频信号的上升沿，因此相位调整电路40可以将时钟分频信号的相位向后调整，使其与延时信号的上升沿同步。相位调整电路40具体可以包括反相器，利用反向器产生的延迟对时钟信号的相位进行调整。
73.经调整后，选择单元30可以选择时钟分频信号或延时信号的上升沿作为脉冲信号的上升沿，然后选择时钟分频信号和延时信号的下降沿中较早的下降沿作为脉冲信号的下降沿，以生成脉冲信号。也可以理解为，选择单元30选择时钟分频信号或延时信号作为脉冲
信号输出。那么，脉冲信号的有效电平宽度就可以根据需求选择时钟分频信号或延时信号的有效电平宽度，避免了单纯依靠时钟分频信号难以满足实际需求的情况。上述方案生成的脉冲信号周期是以时钟信号的周期为基础建立，满足同步电路的要求。在脉冲信号周期和宽度都能满足需求的前提下，脉冲信号的有效电平宽度更可控，使得存储器具有良好的存取性能。
74.上述实施例中，均以八分频为例、固定延时进行了说明，本领域技术人员可以理解的是，当时钟分频单元10以其他倍数分频时，延时电路采用可变延时电路时，也可以采用相同的思路实现脉冲信号的生成。
75.进一步地，参考图7，本实施例的脉冲信号产生电路还包括信号驱动电路50，信号驱动电路50的输入端连接相位调整电路40的输出端，信号驱动电路50的输出端连接选择单元30的输入端，以使选择单元30路能够准确接收到时钟分频信号。
76.进一步地，参考图7，本实施例的脉冲产生电路还包括指令输入单元60，指令输入单元60用于向时钟分频单元10提供指令信号，以使时钟分频单元10根据指令信号对时钟信号进行分频。因此指令输入单元60的输出端连接时钟分频单元10的输入端。指令输入单元60可以是指令接收器，用于接收外部指令。
77.进一步地，参考图7，本实施例的脉冲产生电路还包括指令译码电路70，由于指令信号通常为编码指令，指令译码电路70用于对指令信号进行译码，以使时钟分频单元10根据译码后的指令信号对时钟信号进行分频。因此，指令译码电路70的输入端连接指令输入单元60的输出端，指令译码电路70的输出端连接时钟分频单元10的输入端。
78.进一步地，参考图7，本实施例的脉冲产生电路还包括指令锁存电路80，指令锁存电路80用于对指令信号进行锁存。因此，指令锁存电路80的输入端连接指令输入单元60的输出端，指令锁存电路80的输出端连接指令译码电路70的输入端。
79.结合上述电路结构，本发明实施方式的脉冲信号产生方法参考图8，包括：
80.步骤s100，提供时钟信号。
81.步骤s200，利用时钟分频单元10对时钟信号分频，生成时钟分频信号。
82.步骤s300，基于时钟分频信号，利用延时单元20生成延时信号。
83.本步骤中可以采用如图2所示的电路结构，对应的方法包括：利用置位电路21在接收到时钟分频信号的上升沿时输出置位脉冲；利用触发器22在接收到置位脉冲时输出触发电平；利用延时电路23对触发电平进行延时并输出；利用复位电路24在接收到延时后的触发电平的上升沿时输出复位脉冲，以此生成延时信号。为了使时钟分频信号和延时信号的上升沿同步，上述方法还包括利用相位调整电路40对时钟分频单元10输出的时钟分频信号的相位进行调整，以使时钟分频信号和延时信号的上升沿同步。
84.步骤s400，利用选择单元30同时接收时钟分频信号和延时信号，根据预设条件对时钟分频信号和延时信号进行选择，以生成脉冲信号。
85.如前所述，预设条件可以为：对时钟分频信号和延时信号进行比较，选择时钟分频信号和延时信号的上升沿中较晚的上升沿作为脉冲信号的上升沿，选择时钟分频信号和延时信号的下降沿中较早的下降沿作为脉冲信号的下降沿，生成脉冲信号。例如，当时钟分频信号和延时信号的上升沿同步时，选择单元30可以选择时钟分频信号或延时信号任一者的上升沿作为脉冲信号的上升沿，选择时钟分频信号和延时信号的下降沿中较早的下降沿作
为脉冲信号的下降沿，以生成脉冲信号。预设条件还可以为其他条件，具体可参考前文描述，此处不再赘述。
86.除上述步骤外，该方法还可以进一步包括利用指令输入单元输入分频指令信号，或利用指令译码电路对指令信号进行译码，或利用指令锁存电路对指令信号进行锁存，利用信号驱动电路对时钟分频信号进行放大等多个步骤，以使生成的脉冲信号效果更好。
87.本实施方式还提供一种存储器，存储器包含上述的脉冲信号产生电路，因而具有良好的存取性能。存储器包括但不限于dram(dynamic random access memory，即动态随机存取存储器)、sdram(synchronous dynamic random-access memory，同步动态随机存取存储器)ddr sdram(double data rate sdram，双倍速率同步动态随机存取存储器)等各种存储器。
88.本发明中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
89.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由所附的权利要求指出。