埋阻金属箔的制作方法

1.本发明涉及印制板技术领域，特别是涉及一种埋阻金属箔。


背景技术：

2.目前，随着电子产品小型化的发展趋势，对电子产品的封装密度和体积提出了更高的要求，而将电阻等无源器件隐埋到印制板中是一种减小电子产品尺寸的有效手段。
3.如图1所示，其是现有的带隐埋电阻的印制板的局部结构示意图，在现有的带隐埋电阻的印制板中，铜箔层10覆盖在电阻层20上，并且铜箔层10与电阻层20紧密贴合，其中，铜箔层10用于制作电路图形。为了保证铜箔层10与电阻层20之间紧密连接，通常将铜箔层10与电阻层20相连接的那一面设置为具有一定的粗糙度，但该铜箔层10的粗糙度在微观条件下是不均匀的，从而导致电阻层20靠近铜箔层10的表面粗糙度不均匀，严重影响了隐埋电阻设计精度。


技术实现要素：

4.本发明实施例的目的是提供一种埋阻金属箔、印制板以及埋阻金属箔的制备方法，其能够降低电阻层的各个区域中单位面积的电阻值的差异，进而便于设计高精度的隐埋电阻。
5.为了解决上述技术问题，本发明实施例提供一种埋阻金属箔，包括导电层、至少两层电阻层以及多个导电凸起；所述导电层与至少两层所述电阻层依次层叠设置；
6.多个所述导电凸起间隔分布于至少两层所述电阻层中靠近所述导电层的电阻层的一面或分布于导电层靠近电阻层的一面上，且所述导电层覆盖多个所述导电凸起；其中，每一所述电阻层的电阻率均不同。
7.作为优选方案，多个所述导电凸起为第一金属颗粒和/或由多个第二金属颗粒组成的颗粒团簇。
8.作为优选方案，多个所述导电凸起均匀分布在所述电阻层或导电层上。
9.作为优选方案，所述导电凸起的厚度为0.5微米至20微米。
10.作为优选方案，所述电阻层包括镍、铬、铂、钯、钛中的任意一种金属，或者包括镍、铬、铂、钯、钛、硅、磷中至少两种组合的合金。
11.作为优选方案，所述电阻层的厚度为20～200nm。
12.作为优选方案，所述导电层的导电率为任意一层所述电阻层的2～1000倍。
13.作为优选方案，所述导电层的厚度为2微米至20微米。
14.作为优选方案，所述导电层包括铝、银、铜、金中的任意一种或多种。
15.作为优选方案，所述埋阻金属箔还包括载体介质，所述导电层、所述至少两层电阻层和所述载体介质依次层叠设置。
16.实施本发明实施例，具有如下有益效果：
17.本发明实施例提供了一种埋阻金属箔，其中，埋阻金属箔包括导电层、至少两层电
阻层以及多个导电凸起，导电层与至少两层电阻层依次层叠设置，多个所述导电凸起间隔分布于电阻层与导电层之间，避免了现有技术中由于表面粗糙度不均匀的铜箔直接与电阻层接触而导致电阻层不均匀，造成电阻层阻值不均匀的问题，以降低电阻层的不同区域的电阻值的差异，进而便于设计高精度的隐埋电阻；另外，通过设置电阻率均不同的多层电阻层，以便于设计具有不同电阻值的隐埋电阻。
附图说明
18.图1是现有的带隐埋电阻的印制板的局部结构示意图；
19.图2是本发明实施例一中的埋阻金属箔的结构示意图；
20.图3是本发明实施例一中的包含载体介质的埋阻金属箔的结构示意图；
21.图4是本发明实施例一中的包含可剥离载体层和介质层的埋阻金属箔的结构示意图；
22.图5是本发明实施例一中的埋阻金属箔的制备方法的流程图；
23.图6是本发明实施例二中的埋阻金属箔的结构示意图；
24.图7是本发明实施例二中的包含载体介质的埋阻金属箔的结构示意图；
25.图8是本发明实施例二中的包含可剥离载体层和介质层的埋阻金属箔的结构示意图；
26.其中，10、铜箔层；20、电阻层；1、导电层；21、第一电阻层；22、第二电阻层；23、第三电阻层；3、介质层；4、导电凸起；5、可剥离载体层；6、载体介质。
具体实施方式
27.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
28.本发明实施例提供的埋阻金属箔包括导电层、至少两层电阻层以及多个导电凸起；所述导电层与至少两层所述电阻层依次层叠设置；
29.至少两层所述电阻层中的一靠近所述导电层的电阻层的一面上间隔分布有多个所述导电凸起，所述一面靠近所述导电层且该面上的多个导电凸起被所述导电层覆盖；其中，所述导电凸起与所述导电层的材料不同，每一所述电阻层的电阻率均不同。
30.下面分别以所述电阻层的数量为两层、三层为例对本发明提供的埋阻金属箔进行详细说明。
31.实施例一
32.请参阅图2所示，本发明实施例的埋阻金属箔包括两层电阻层(第一电阻层21、第二电阻层22)、导电层1以及多个导电凸起4；
33.所述第一电阻层21与所述第二电阻层22的电阻率不同；所述第二电阻层22设于所述第一电阻层21和所述导电层1之间，多个所述导电凸起4间隔分布在所述第二电阻层22远离所述第一电阻层21的一面上，且多个所述导电凸起4被所述导电层1覆盖。
34.在本发明实施例中，通过在第二电阻层22的一面上设置多个间隔分布的导电凸起
4，并在第二电阻层22的设有导电凸起4的那一面上形成导电层1，以使得导电层1覆盖在第二电阻层22和导电凸起4上，避免了现有技术中由于表面粗糙度不均匀的铜箔直接与电阻层接触而导致电阻层不均匀，造成电阻层不同区域阻值不均匀的问题，以降低电阻层的各个方向的单位面积的电阻值的差异，进而便于设计高精度的隐埋电阻；另外，通过设置电阻率不同的第一电阻层21和第二电阻层22，以便于设计具有不同电阻值的隐埋电阻。此外，本实施例的电阻层数量为两层，相对于数量较多的电阻层来说，结构简单，成本较低。
35.需要说明的是，本发明实施例中的多个所述导电凸起4通过间隔分布在所述第二电阻层22的一个面上，避免了所述导电层1与所述第二电阻层22完全直接接触，同时增加了所述导电层1与所述第二电阻层22之间的附着力。导电凸起4选择间隔分布，避免导电凸起4的电阻率低于第一电阻层与第二电阻层的情况下，当导电凸起4互相粘连时，电流经由导电层1形成的导电端后流通至导电凸起4粘连而形成的通路，使第一电阻层21与第二电阻层22失去作用，影响电阻层的使用。在本实施例中，由于多个所述导电凸起4间隔分布在所述第二电阻层22的一个面上，即各个所述导电凸起4互不粘连，因此多个所述导电凸起4不会相互导通而形成电阻。另外，在具体实施当中，由于工艺误差等因素，可能导致若干个相邻的所述导电凸起4粘连，但影响不会很大，因此本发明易于实现在所述第二电阻层22上形成间隔分布的导电凸起4，其工艺要求无需过于苛刻，有利于降低生产成本。
36.具体地，每一所述导电凸起4均为第一金属颗粒或者由多个第二金属颗粒组成的颗粒团簇；或者多个所述导电凸起4中的一部分导电凸起为第一金属颗粒，多个所述导电凸起4中的另一部分导电凸起为由多个第二金属颗粒组成的颗粒团簇。第一金属颗粒和第二金属颗粒的材料可以相同或者不同。第一金属颗粒为单独的颗粒状，第一金属颗粒间隔分布，多个第二金属颗粒组成的颗粒团簇也是间隔分布，作为优选的实施方式，第一金属颗粒与颗粒团簇交替分布，若干个间隔分布的第一金属颗粒之间，间隔分布有一个或多个颗粒团簇，或者，若干个间隔分布的颗粒团簇之间，间隔分布有一个或多个第二金属颗粒。
37.当导电凸起4为由多个第二金属颗粒组成的颗粒团簇时，其相对于单个第一金属颗粒，增加了表面粗糙度，从而有利于增加导电层1的附着力，使得导电层1能够与第二电阻层22可靠连接。
38.作为可选的实施方式，第一金属颗粒与导电层1的材料不同。第一金属颗粒与导电层1的材料不同，两者的电阻率不同，当第一金属颗粒的电阻率低于导电层1的电阻率，则埋阻金属箔形成电阻线路之后，第一金属颗粒对电阻线路的影响更小。相应的，第二金属颗粒也可以选择与导电层1材料不同。第一金属颗粒和第二金属颗粒两者的材料可以相同也可以不同。
39.具体地，本实施例中的所述导电凸起4的高度h为0.5微米～20微米。在具体应用中，若所述导电凸起4的高度过小时，则无法为所述导电层1与所述第二电阻层22增加良好的附着力，若所述导电凸起4的高度过大时，则可能导致所述导电层1产生针孔，从而影响所述导电层1的性能。本实施例通过将所述导电凸起4的高度设置在0.5微米～20微米，确保了所述导电凸起4具有良好的增加所述导电层1与所述第二电阻层22之间的附着力的效果。当然，所述导电凸起4的高度还可以根据实际使用要求进行设置为其他数值，在此不做更多的赘述。
40.需要说明的是，所述导电凸起4可以随机分布在第二电阻层22上，而为了进一步确
保所述导电层1与所述第二电阻层22之间的连接稳定性，本实施例中的多个所述导电凸起4均匀分布在所述第二电阻层22上。通过多个所述导电凸起4均匀分布在所述第二电阻层22上，使得导电层1与第二电阻层22的各个连接处的剥离强度都比较接近，进一步确保了所述导电层1与所述第二电阻层22之间的连接稳定性。在具体实施当中，可以通过电镀工艺等常规工艺所述第二电阻层22上形成均匀分布或随机分布的多个导电凸起4，并保证各个导电凸起4不粘连。更进一步的，导电凸起4的高度设置为一致，进一步提升导电层1与第二电阻层22直接的附着力，使得埋阻金属箔整体更加平整。当导电凸起4均匀分布以及高度设置为一致，这两方面结合应用时效果更佳。
41.需要说明的是，本实施例公开的埋阻金属箔用于制作电阻线路，其中导电层1经过工艺制作形成导电端，第一电阻层21和所述第二电阻层22经过工艺制作形成电阻，应用时，可以先将埋阻金属箔压合在线路板上，经过工艺制作将埋阻金属箔形成电阻线路，或者是先将埋阻金属箔形成电阻线路，再将电阻线路压合在线路板上，导电端与线路板上的电器件或者线路导通，导电端与电阻导通，使得形成导通的电路。因此所述导电层1的导电率均大于所述第一电阻层21的导电率和所述第二电阻层22的导电率，示例性地，所述导电层1的导电率为所述第一电阻层21的2～1000倍，所述导电层1的导电率为所述第二电阻层22的2～1000倍。当然，所述导电层1的导电率和所述电阻层2的导电率可以根据实际使用要求进行设置，在此不做更多的赘述。
42.在一种可选的实施方式中，本实施例中的所述第一电阻层21的厚度为20～200nm，所述第一电阻层21包括镍、铬、铂、钯、钛中的任意一种金属，或者包括镍、铬、铂、钯、钛、硅中至少两种组合的合金，比如所述第一电阻层21可以包括镍磷合金等合金，或者镍等金属，或者包括镍金属和铬金属等不同金属的组合，或者包括镍磷合金与镍金属的组合，或者包括镍金属与硅等组合。当然，所述第一电阻层21还可以采用其他材料制成，在此不做更多的赘述。
43.在一种可选的实施方式中，本实施例中的所述第二电阻层22的厚度为20～200nm。所述第二电阻层22包括镍、铬、铂、钯、钛中的任意一种金属，或者包括镍、铬、铂、钯、钛、硅、磷中至少两种组合的合金，比如所述第二电阻层22可以包括镍磷合金等合金，或者镍等金属，或者包括镍金属和铬金属等不同金属的组合，或者包括镍磷合金与镍金属的组合，或者包括镍金属与硅等组合，但所述第一电阻层21和所述第二电阻层22采用不同的材料。当然，所述第二电阻层22还可以采用其他材料制成，在此不做更多的赘述。
44.具体地，本实施例中的所述导电层1包括铝、银、铜、金中的任意一种或多种。当所述导电层1由铜制成时，则所述埋阻金属箔即为埋阻铜箔产品，当然，所述导电层1还可采用其他导电性良好的材料制成，在此不做更多的赘述。本实施例中的所述导电层1的厚度为2微米～20微米。通过将所述导电层1的厚度设置为2微米～20微米，以满足印制板微细线路制作的要求，当然，所述导电层1的厚度可根据实际使用要求设置为其他数值，在此不做更多赘述。
45.在一种可选的实施方式中，所述埋阻金属箔还包括载体介质，所述载体介质设于所述第一电阻层21远离所述导电层1的一面上。具体地，所述载体介质起承载作用，在具体实施当中，请参阅图3所示，可以在所述载体介质6上形成所述第一电阻层21，同时所述载体介质6可保护所述第一电阻层21。载体介质6可以但不限于是聚酰亚胺(pi)，此时，载体介质
6作为载体，在载体介质6上形成第一电阻层21，应用到线路板中时，载体介质6无需撕除。
46.另外一方面，如图4所示，载体介质可以是可剥离载体层5，可剥离载体层可以但不限于是聚对苯二甲酸乙二醇酯(pet)，当应用在线路板中时，可剥离载体层5需要撕除。容易理解的是，为了便于剥离，在可剥离载体层5上还涂覆有介质层3，也即是，在图4所示出的方案中，载体介质包括了可剥离载体层5和介质层3。介质层3的厚度可以设置在10埃～100埃，介质层3为剥离层或剥离剂，使得所述可剥离载体层5和所述第一电阻层21之间具有良好的剥离强度，即所述可剥离载体层5不容易脱落，并且在后续使用所述埋阻金属箔时，也能很好地将所述可剥离载体层5从所述第一电阻层21上剥离。另外，所述介质层3还可以起到调节所述第一电阻层21的粗糙度的作用。
47.相应地，本发明实施例还提供一种印制板，所述印制板包括所述的埋阻金属箔。举例说明，在制作电路线路时，根据预设的电阻线路图像蚀刻所述埋阻金属箔的导电层1以及电阻层，即可得到所需的电路图形。示例性地，当需要在印制板的某个区域设计隐埋电阻时，可以蚀刻预设区域的导电层1，以露出该预设区域的第二电阻层22，所述预设区域上对应的导电凸起4可以不进行蚀刻，也可以进行蚀刻。此外，为了设计不同阻值的隐埋电阻，还可以根据实际需要对第二电阻层22进行蚀刻，以漏出该区域的第一电阻层21。
48.请参阅图5所示，相应地，本发明实施例还提供一种埋阻金属箔的制备方法，包括：
49.步骤s101，形成第一电阻层21；
50.步骤s102，在所述第一电阻层21的一面上形成第二电阻层22；
51.步骤s103，在所述第二电阻层22远离所述第一电阻层21的一面上形成多个间隔分布的导电凸起4；
52.步骤s104，在所述第二电阻层22形成导电凸起4的一面上形成导电层1；
53.其中，所述导电层1与所述导电凸起4的材料不同，所述第一电阻层21与所述第二电阻层22的电阻率不同。
54.在一种可选的实施方式中，所述步骤s101“形成第一电阻层21”，具体包括：
55.提供一载体介质6；
56.在所述载体介质6的一面上形成第一电阻层21；在具体实施当中，可以通过涂布或电镀工艺等常规工艺在可剥离载体层5或载体介质6上形成第一电阻层21；
57.在具体实施当中，所述步骤s102“在所述第一电阻层21的一面上形成第二电阻层22”，可以通过涂布或电镀工艺等常规工艺在所述第一电阻层21上形成第二电阻层22。
58.具体地，在所述步骤s103“在所述第二电阻层22远离所述第一电阻层21的一面上形成多个间隔分布的导电凸起4”中，可以通过电镀工艺等常规工艺在所述第二电阻层22远离所述第一电阻层21的一面上形成多个间隔分布的导电凸起4。由于多个所述导电凸起4间隔分布在所述第二电阻层22上，即各个所述导电凸起4互不粘连，因此多个所述导电凸起4不会相互导通而形成一层导电电阻。在具体实施当中，由于工艺误差等因素，可能导致若干个相邻的导电凸起4粘连，但影响不会很大，因此本发明易于实现在所述第二电阻层22上形成间隔分布的导电凸起4，其工艺要求无需过于苛刻，有利于降低生产成本。
59.在一种可选的实施方式中，在所述步骤s104“在所述第二电阻层22形成导电凸起4的一面上形成导电层1”中，可以通过电镀、涂布或真空溅射中的一种或多种工艺等常规工艺在所述第二电阻层22形成导电凸起4的一面上形成导电层1。在具体实施当中，可以结合
多种工艺来形成所述导电层1，举例而言，先采用真空溅射工艺在所述第二电阻层22形成导电凸起4的一面上溅射一层金属层，再采用电镀工艺在该溅射的金属层上形成另一层金属层，两个金属层共同构成导电层1。当然，在所述第二电阻层22上形成所述导电层1的工艺方法比较多，在此不做更多的赘述。
60.实施例二
61.结合图6至图8所示，本实施例的埋阻金属箔与实施例一的区别在于，本实施例中的电阻层数量为三层，具体地，除了所述第一电阻层21、所述第二电阻层22，本实施例还在所述第一电阻层21和所述第二电阻层22之间再设置一层电阻层，即第三电阻层23，所述第一电阻层21、所述第二电阻层22和所述第三电阻层23的导电率均不同。示例性地，当需要在印制板的某个区域设计隐埋电阻时，可以蚀刻该区域的导电层1，以露出该区域的第二电阻层22，所述区域上的导电凸起4可以不进行蚀刻，也可以进行蚀刻。此外，为了设计不同阻值的隐埋电阻，还可以根据实际需要对第二电阻层22进行蚀刻，以漏出该区域的第三电阻层23，也可以根据实际需要进一步对第三电阻层23进行蚀刻，以漏出该区域的第一电阻层21。由于所述第一电阻层21、所述第二电阻层22和所述第三电阻层23的材料不同，因此所采用的蚀刻液不同。本实施例的三层电阻层相对于实施例一的两层电阻层来说，在使用时可以设置更多不同电阻值的隐埋电阻。另外，本实施例的其它结构和工作原理与实施例一相同，在此不做更多的赘述。
62.综上，本发明实施例提供的埋阻金属箔包括导电层、至少两层电阻层以及多个导电凸起，导电层与至少两层电阻层依次层叠设置，多个导电凸起间隔分布在与导电层相邻的电阻层的一面上，该电阻层的一面为靠近导电层的一面，通过电阻层的一面上设置多个间隔分布的导电凸起，并在电阻层的设有导电凸起的那一面上形成导电层，以使得导电层覆盖在电阻层和导电凸起上，避免了现有技术中由于表面粗糙度不均匀的铜箔直接与电阻层接触而导致电阻层不均匀，造成电阻层各个方向的单位面积的阻值不同的问题，以降低电阻层的各个方向的单位面积的电阻值的差异，进而便于设计高精度的隐埋电阻；另外，通过设置电阻率均不同的多层电阻层，以便于设计具有不同电阻值的隐埋电阻。
63.实施例二
64.本实施例与实施例一的区别在于，导电凸起间隔分布在导电层靠近电阻层的一面上，使得导电凸起位于导电层与电阻层之间。本实施例与实施例一所带来的的技术效果相同，但是在制备方法上有所区别。本实施例其中一种可实施方式是在导电层上形成导电凸起，并另外形成电阻层，再将导电层设于导电凸起的一面与电阻层对贴。
65.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。