管线式模拟数字转换器的控制电路的制作方法

1.本案是关于模拟数字转换器(analog-to-digital converter,adc)，尤其是关于管线式模拟数字转换器(pipeline adc或pipelined adc)的控制电路。


背景技术：

2.图1为已知的管线式模拟数字转换器100，包括多个串联连接的运算级110、末端模拟数字转换器120以及数字校正电路130。差分输入信号v
in
经过多级的比较、相减及放大等运算，最后由数字校正电路130对每一运算级110的输出以及末端模拟数字转换器120的输出进行校正后，产生数字码d，数字码d即差分输入信号v
in
经模拟数字转换后的结果。管线式模拟数字转换器100的动作原理为本技术领域具有通常知识者所熟知，故不再赘述。
3.图2为图1中任一个运算级110的功能方块图。运算级110包括子模拟数字转换器112、锁存电路114(亦可称为存取电路(storage circuit))、编码器116以及乘法数字模拟转换器(multiplying digital-to-analog converter,mdac)118。子模拟数字转换器112包括多个比较器(或量化器)，这些比较器(或量化器)将差分输入信号v
in
与多个预设电压(v
r1
至v
rn
)比较。比较器(或量化器)的个数及预设电压的个数(即n值)与管线式模拟数字转换器100的位数有关。
4.因为比较器(或量化器)的结果无法长时间维持，所以子模拟数字转换器112的输出端耦接锁存电路114，锁存电路114用来暂存比较器(或量化器)的结果(即子模拟数字转换器112的输出值)。
5.编码器116用来编码比较器(或量化器)的结果，并产生数字信号b。乘法数字模拟转换器118在放大阶段基于数字信号b来选择参考电压v
ref+
、参考电压v
ref-和/或电压v
cm_ref
，电压v
cm_ref
为参考电压v
ref+
及参考电压v
ref-的共模电压。乘法数字模拟转换器118在采样阶段对差分输入信号v
in
进行采样，并且在放大阶段对差分输入信号v
in
进行减法及乘法运算以输出差分输出信号v
out
。差分输出信号v
out
成为下一个运算级110或末端模拟数字转换器120的差分输入信号。在某些情况下，乘法数字模拟转换器118只需要参考电压v
ref+
及参考电压v
ref-，而不需要电压v
cm_ref
。
6.然而，因为乘法数字模拟转换器118与子模拟数字转换器112之间至少存在锁存电路114(有时编码器116可省略)，所以子模拟数字转换器112的输出值必须经过一些门延迟(gate delay)才能到达乘法数字模拟转换器118。这些门延迟使乘法数字模拟转换器118无法利用完整的放大阶段，造成乘法数字模拟转换器118的运算放大器的耗电面积增加。


技术实现要素：

7.鉴于先前技术的不足，本案目的之一在于提供一种管线式模拟数字转换器的控制电路，以改善先前技术的不足。
8.本案公开一种管线式模拟数字转换器的控制电路。管线式模拟数字转换器包括乘法数字模拟转换器，乘法数字模拟转换器包括电容器。控制电路包括第一开关、第二开关、
第三开关、第四开关、第五开关、第六开关、第一缓冲电路以及第二缓冲电路。第一开关耦接于电容器的第一端与第一参考电压之间。第二开关耦接于电容器的第一端与第二参考电压之间。第一缓冲电路具有第一输入端及第一输出端，其中第一输出端耦接第一开关，而第一输入端通过第三开关耦接第三参考电压，或通过第五开关接收控制信号。第二缓冲电路具有第二输入端及第二输出端，其中第二输出端耦接第二开关，而第二输入端通过第四开关耦接第四参考电压，或通过第六开关接收控制信号。第一参考电压不等于第二参考电压，且第一开关及第二开关不同时导通。
9.有关本案的特征、实作与功效，现在配合图式作实施例详细说明如下。
附图说明
10.图1为已知的管线式模拟数字转换器；
11.图2为图1中任一个运算级110的功能方块图；
12.图3为本案管线式模拟数字转换器中任一运算级的一实施例的功能方块图；
13.图4为本案管线式模拟数字转换器中任一运算级的另一实施例功能方块图；
14.图5显示图3或图4的乘法数字模拟转换器518的一实施例；
15.图6显示两个不重迭的时钟脉冲φ1及φ2；
16.图7为本案管线式模拟数字转换器的控制电路的一实施例的电路图；
17.图8显示时钟脉冲φ及脉冲pls的三个实施例；
18.图9a及图9b显示图7的控制电路的两种实施例；
19.图10为本案管线式模拟数字转换器的控制电路的另一实施例的电路图；以及
20.图11为本案管线式模拟数字转换器的控制电路的另一实施例的电路图。
具体实施方式
21.以下说明内容的技术用语系参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。
22.本案的公开内容包括管线式模拟数字转换器的控制电路。由于本案的管线式模拟数字转换器的控制电路所包括的部分组件单独而言可能为已知组件，因此在不影响该装置实施例的充分公开及可实施性的前提下，以下对于已知组件的细节说明将予以省略。
23.图3为本案管线式模拟数字转换器中任一运算级的一实施例。运算级510包括子模拟数字转换器512、控制电路515以及乘法数字模拟转换器518。控制电路515耦接在子模拟数字转换器512与乘法数字模拟转换器518之间。子模拟数字转换器512的操作原理与图2的子模拟数字转换器112相同，故不再赘述。乘法数字模拟转换器518的操作原理与乘法数字模拟转换器118相似，差别在于乘法数字模拟转换器518直接接收参考电压vr(参考电压vr代表参考电压v
ref+
、参考电压v
ref-和/或电压v
cm_ref
)，而非基于任何信号来选择参考电压v
ref+
、参考电压v
ref-和/或电压v
cm_ref
。
24.图4为本案管线式模拟数字转换器中任一运算级的另一实施例。运算级610包括子模拟数字转换器512、控制电路515、编码器516以及乘法数字模拟转换器518。控制电路515耦接在编码器516与乘法数字模拟转换器518之间。编码器516的操作原理与图2的编码器116相同，故不再赘述。
25.图5显示图3或图4的乘法数字模拟转换器518的一实施例，可应用于1.5位的管线式模拟数字转换器。乘法数字模拟转换器518依据两个不重迭(non-overlapping)的时钟脉冲φ1及φ2(如图6所示)在采样阶段或放大阶段进行操作。假设电路在时钟脉冲的第一电平(可以是高电平或低电平)动作，则“不重迭”代表两时钟脉冲不同时为第一电平。图6的时间点t1与时间点t2之间及时间点t1’与时间点t2’之间为两时钟脉冲的非重迭区间。“电路在时钟脉冲的第一电平动作”代表电路在该时钟脉冲为第一电平期间是作用中的(active)，例如，正操作于某个阶段(例如下方所讨论的采样阶段或放大阶段)。
26.请参阅图5。乘法数字模拟转换器518主要包括用来放大信号的运算放大器650。运算放大器650的反相输入端(负端)通过开关s4a耦接电容器c0a及电容器c1a，运算放大器650的非反相输入端(正端)通过开关s4b耦接电容器c0b及电容器c1b。乘法数字模拟转换器518依据时钟脉冲φ1及φ2交替操作于采样阶段及放大阶段。以下以运算放大器650的反相输入端为例进行说明。在采样阶段(时钟脉冲φ1为第一电平(例如高电平)且时钟脉冲φ2为第二电平(例如低电平))，开关s0a、s1a、s2a导通，并且开关s3a、s4a、s5a关断，此阶段电容器c0a及c1a对信号采样。在放大阶段(时钟脉冲φ2为第一电平，且时钟脉冲φ1为第二电平)，开关s0a、s1a、s2a关断，并且开关s3a、s4a、s5a导通，此阶段电容器c0a成为反馈电容器，且乘法数字模拟转换器518对输入信号v
in
进行减法及乘法运算并输出差分输出信号v
out
(包括信号及信号)作为下一个运算级的输入。本技术领域具有通常知识者可以根据以上的说明了解运算放大器650的非反相输入端的操作原理，故不再赘述。图5中的电压v
cm
通常为运算放大器650输入端的共模电压，而电压v
r+
及v
r-(两者共同以图3或图4的参考电压vr表示)可以选自图3或图4的参考电压v
ref+
、参考电压v
ref-或电压v
cm_ref
。
27.本技术领域具有通常知识者可以根据以上的说明知悉应用于更多位(2.5位以上)的管线式模拟数字转换器的乘法数字模拟转换器的操作原理，故不再赘述。
28.在图3及图4的实施例中，控制电路515根据时钟脉冲φ及脉冲pls操作，时钟脉冲φ可以是图6的时钟脉冲φ1或时钟脉冲φ2。控制电路515基于控制值(或控制信号)ctrl来选择参考电压v
ref+
、参考电压v
ref-和/或电压v
cm_ref
作为参考电压vr(即，图5的电压v
r+
为参考电压v
ref+
、参考电压v
ref-及电压v
cm_ref
之一，且电压v
r-为参考电压v
ref+
、参考电压v
ref-及电压v
cm_ref
之一)。换言之，控制电路515根据控制值ctrl输出参考电压v
ref+
、参考电压v
ref-和/或电压v
cm_ref
给乘法数字模拟转换器518。在一些实施例中，乘法数字模拟转换器518不需要电压v
cm_ref
，即，参考电压vr可以包括参考电压v
ref+
和/或参考电压v
ref-，但不包括电压v
cm_ref
。
29.在图3的实施例中，控制值ctrl为子模拟数字转换器512的输出值(即比较器(或量化器)的结果)。在图4的实施例中，控制值ctrl为编码器516的输出(即数字信号b)。
30.图7为本案管线式模拟数字转换器的控制电路的一实施例的电路图。图3及图4的控制电路515可以由图7的控制电路700实作。控制电路700耦接电容器cx(即图5的电容器c1a或电容器c1b)，并且包括开关sw1、开关sw2、开关sw3、开关sw4、开关sw5、开关sw6、缓冲电路710及缓冲电路720。缓冲电路710的输出端耦接开关sw1，且缓冲电路720的输出端耦接开关sw2。
31.电容器cx的一端(即，未耦接运算放大器650的一端)通过开关sw1耦接参考电压v
ref+
，以及通过开关sw2耦接参考电压v
ref-。开关sw1及开关sw2分别由第一开关控制信号cs1
及第二开关控制信号cs2控制，而第一开关控制信号cs1及第二开关控制信号cs2分别为缓冲电路710及缓冲电路720的输出。缓冲电路710及缓冲电路720分别用来提升第一开关控制信号cs1及第二开关控制信号cs2的驱动能力。在一些实施例中，缓冲电路710及缓冲电路720各包括至少一个反相器(inverter)。
32.缓冲电路710的输入端通过开关sw3耦接第一参考电压，以及通过开关sw5耦接子模拟数字转换器512或编码器516(即，通过开关sw5接收控制值ctrl)。缓冲电路720的输入端通过开关sw4耦接第二参考电压，以及通过开关sw6耦接子模拟数字转换器512或编码器516(即，通过开关sw6接收控制值ctrl)。第一参考电压等于或不等于第二参考电压。开关sw3及开关sw4根据时钟脉冲φ导通或关断，且当时钟脉冲φ为第一电平(例如高电平)时，乘法数字模拟转换器518操作于采样阶段。更明确地说，当时钟脉冲φ为第一电平时(即，当乘法数字模拟转换器518操作于采样阶段时)，开关sw3及开关sw4导通，使得缓冲电路710的输入端的电压等于第一参考电压，且缓冲电路720的输入端的电压等于第二参考电压。因为缓冲电路710及缓冲电路720是用来提升第一开关控制信号cs1及第二开关控制信号cs2的驱动能力，所以当缓冲电路710及缓冲电路720的输入端的电压实质上为定值时(即，当开关sw3及开关sw4导通时)，第一开关控制信号cs1及第二开关控制信号cs2维持在实质上固定的电平。在一些实施例中，当开关sw3导通时，开关sw1关断，以及当开关sw4导通时，开关sw2关断。
33.开关sw5及开关sw6受到脉冲pls的控制同时导通或同时关断。在一些实施例中，当脉冲pls为第一电平(例如高电平)时，开关sw5及开关sw6导通，使得缓冲电路710的输入端及缓冲电路720的输入端接收控制值ctrl。当缓冲电路710及缓冲电路720接收控制值ctrl且开关sw3及开关sw4关断时，第一开关控制信号cs1及第二开关控制信号cs2的电平取决于控制值ctrl。在一些实施例中，当开关sw3及开关sw4关断且开关sw5及开关sw6导通时，开关sw1及开关sw2不同时导通(即，电容器cx不同时耦接参考电压v
ref+
及参考电压v
ref-)。
34.图8显示时钟脉冲φ及脉冲pls的三个实施例(即，pls_1、pls_2与pls_3)。当时钟脉冲φ为第一电平(例如高电平)时，开关sw3及开关sw4导通且开关sw1及开关sw2关断；当时钟脉冲φ为第二电平(例如低电平)时，开关sw3及开关sw4关断。对脉冲pls_1、pls_2与pls_3来说，当脉冲pls为第一电平(例如高电平)时，开关sw5及开关sw6导通；当脉冲pls为第二电平(例如低电平)时，开关sw5及开关sw6关断。如图8所示，开关sw5及开关sw6在时钟脉冲φ的每个周期内导通的时间为δt1、δt2或δt3。
35.脉冲pls_1、pls_2与pls_3的下降沿位于时钟脉冲φ的第二电平期间。脉冲pls_1、pls_2与pls_3在子模拟数字转换器512的比较器(或量化器)被重置之前(即，控制值ctrl变为预设值之前)，由第一电平转换为第二电平(即，开关sw5及开关sw6在控制值ctrl变为预设值之前被控制为关断)。在一些实施例中，脉冲pls_1、pls_2与pls_3的下降沿不晚于时钟脉冲φ的第二电平的中间点(即，不晚于图8的时间点t1)。
36.脉冲pls_1的上升沿实质上与时钟脉冲φ的下降沿对齐，脉冲pls_2的上升沿略为领先时钟脉冲φ的下降沿(即，开关sw3、开关sw4、开关sw5与开关sw6同时导通一段时间)，而脉冲pls_3的上升沿略为落后时钟脉冲φ的下降沿(即，开关sw3与sw4关断后开关sw5与sw6才导通)。
37.在一些实施例中，子模拟数字转换器512的比较器(或量化器)根据参考时钟脉冲
(图未示)启动及重置，而脉冲pls可以基于该参考时钟脉冲或时钟脉冲φ来产生。举例来说，可以将参考时钟脉冲或时钟脉冲φ经过多个门延迟后来产生脉冲pls的上升沿和/或下降沿。脉冲pls的下降沿也可以通过使脉冲pls的上升沿经过多个门延迟后得到。本技术领域具有通常知识者熟知利用门延迟的技巧来达成上述的脉冲pls的设计原则，故不再赘述。
38.在一些实施例中(如图9a所示)，开关sw1由p型金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，以下简称pmos)(m1)实现、开关sw2由n型金属氧化物半导体场效应晶体管(以下简称nmos)(m2)实现、开关sw3由nmos(m3)实作、开关sw4由pmos(m4)实现、开关sw5由nmos(m5)实现、开关sw6由nmos(m6)实现、第一参考电压为接地电压、第二参考电压为电源电压vdd(电源电压vdd大于接地电压)、缓冲电路710包括奇数个反相器，以及缓冲电路720包括奇数个反相器。
39.在另一些实施例中(如图9b所示)，开关sw1(m1)及开关sw2(m7)为同类型的开关(例如，晶体管m1及m7同为pmos)、缓冲电路710所包括的反相器的个数与缓冲电路720所包括的反相器的个数同为偶数，且第一参考电压与第二参考电压皆为电源电压vdd。
40.请注意，上述的实施例仅用于示例，非用以限定本案。本技术领域具有通常知识者可以根据上面公开的内容调整或修饰图7的组件、信号和/或参数，所述的组件、信号和/或参数包括但不限于：开关sw1～sw6的种类(pmos、nmos或其等效组件)、多个电压(第一参考电压、第二参考电压、参考电压v
ref+
、参考电压v
ref-)的电平、时钟脉冲φ及脉冲pls的电平和/或占空比(duty cycle)，以及缓冲电路710及720所包括的反相器的个数。
41.在图7的实施例中，在开关sw5(或sw6)由导通变为关断后，缓冲电路710(或720)的输入端的电压可以自然维持一段时间(视开关sw3(或sw4)的漏电流大小而定)。
42.图10为本案管线式模拟数字转换器的控制电路的另一实施例的电路图。控制电路800与控制电路700相似，差别在于控制电路800还包括反馈路径810。反馈路径810耦接于缓冲电路710的输出端与缓冲电路710的输入端之间，反馈路径810包括反相器815及开关sw7。反相器815的输入端耦接缓冲电路710的输出端，而反相器815的输出端通过开关sw7耦接缓冲电路710的输入端。开关sw7受脉冲pls的反相信号#pls控制，更明确地说，当脉冲pls为第一电平(即，开关sw5及开关sw6导通)时，开关sw7关断(即，反馈路径810断路)，且当脉冲pls为第二电平(即，开关sw5及开关sw6关断)时，开关sw7导通。如此一来，在开关sw5由导通变为关断后，反馈路径810上的反相器815可以帮助缓冲电路710的输入端的电压保持在定值。
43.请注意，在图10的实施例中，缓冲电路710的输入端的电压与缓冲电路710的输出端的电压反相。更明确地说，当缓冲电路710中的反相器的个数为奇数时，反馈路径810上的反相器的个数为奇数。然而，在其他的实施例中，当缓冲电路710中的反相器的个数为偶数时，反馈路径810上的反相器的个数为偶数。
44.在其他的实施例中，亦可实现耦接于缓冲电路720的输出端与缓冲电路720的输入端之间的另一反馈电路。
45.图11为本案管线式模拟数字转换器的控制电路的另一实施例的电路图。在一些实施例中，图3及图4的控制电路515由控制电路900与控制电路700的组合实现，或是由控制电路900与控制电路800的组合实现。控制电路900用来提供电压v
cm_ref
给电容器cx，控制电路900包括缓冲电路910、缓冲电路920、传输门930、开关sw8、开关sw9、开关sw10及开关sw11。
46.当时钟脉冲φ为第一电平时，开关sw8及开关sw9导通，此时缓冲电路910的输入端
的电压及缓冲电路920的输入端的电压分别为第一参考电压及第二参考电压(第一参考电压等于或不等于第二参考电压)，使得传输门930关断(即，电容器cx不接收电压v
cm_ref
)。当时钟脉冲φ为第二电平且脉冲pls为第一电平时，开关sw8及开关sw9关断，且开关sw10及开关sw11导通，此时缓冲电路910的输入端及缓冲电路920的输入端接收控制值ctrl。当时钟脉冲φ为第二电平且脉冲pls为第二电平时，开关sw8、开关sw9、开关sw10及开关sw11皆关断，此时参考电压vr等于或不等于电压v
cm_ref
。
47.在一些实施例中，缓冲电路910及缓冲电路920由反相器实现，缓冲电路910中的反相器的个数为偶数，且缓冲电路920中的反相器的个数为奇数。如此一来，当控制值ctrl为0(即，低电平)时，缓冲电路910的输出端的电压及缓冲电路920的输出端的电压分别为低电平及高电平，使得传输门930导通(即，参考电压vr等于电压v
cm_ref
)。当控制值ctrl为1(即，高电平)时，缓冲电路910的输出端的电压及缓冲电路920的输出端的电压分别为高电平及低电平，使得传输门930关断。
48.综上所述，因为本案的控制电路减少信号路径上的门延迟，所以可以快速地将控制值ctrl(即，子模拟数字转换器512的输出或编码器516的输出)提供给乘法数字模拟转换器518。因此，管线式模拟数字转换器的反应更为快速，且运算放大器的耗电面积得以减小。
49.请注意，前面公开的附图标记中，组件的形状、尺寸及比例仅为示意，仅供本技术领域具有通常知识者了解本案之用，非用以限制本案。
50.虽然本案的实施例如上所述，然而这些实施例并非用来限定本案，本技术领域具有通常知识者可依据本案的明示或隐含的内容对本案的技术特征施以变化，凡此种种变化均可能属于本案所寻求的专利保护范畴，换言之，本案的专利保护范围须视本说明书的申请专利范围所界定者为准。
51.附图标记说明：
52.100：管线式模拟数字转换器
53.110、510、610：运算级
54.120：末端模拟数字转换器
55.130：数字校正电路
56.112、512：子模拟数字转换器
57.114：锁存电路
58.116、516：编码器
59.118、518：乘法数字模拟转换器
60.515、700、800、900：控制电路
61.650：运算放大器
62.s0a、s1a、s2a、s3a、s4a、s5a、s0b、s1b、s2b、s3b、s4b、s5b、sw1、sw2、sw3、sw4、sw5、sw6、sw7、sw8、sw9、sw10、sw11：开关
63.c0a、c1a、c0b、c1b、cx：电容器
64.φ1、φ2、φ：时钟脉冲
65.pls、pls_1、pls_2、pls_3：脉冲
66.ctrl：控制值(控制信号)
[0067]vref+
、v
ref-、vref1、vref2、vr：参考电压
[0068]vcm_ref
：电压
[0069]
710、720、910、920：缓冲电路
[0070]
cs1：第一开关控制信号
[0071]
cs2：第二开关控制信号
[0072]
m1、m2、m3、m4、m5、m6、m7：晶体管
[0073]
810：反馈路径
[0074]
815：反相器
[0075]
930：传输门