一种用于小数分频的四模分频器、小数锁相环及芯片的制作方法

[0001]
本实用新型属于分频技术领域，尤其涉及一种用于小数分频的四模分频器、小数锁相环及芯片。


背景技术：

[0002]
锁相环（pll）是一种十分重要的功能系统，如在一个芯片系统中提供一种或多种频率要求的时钟、在接收机中产生本振信号、在通信系统中保持同步等；一般的，锁相环分为整数锁相环和小数锁相环。较常用的小数锁相环，包括鉴频鉴相器（pfd）、电荷泵（cp）、低通滤波器（lpf）、压控振荡器（vco）、sdm调制器、分频器，其中，分频器需要使用到双模分频器（(除n除（n+1））divider）或者多模分频器(mmd divider)；小数锁相环通过鉴频鉴相器比较参考频率和输出频率的反馈，输出控制信号，控制电荷泵对低通滤波器进行电流流入和流出，从而调节低通滤波器的输出电压，再通过低通滤波器的输出电压对压控振荡器进行调节，从而控制以及改变压控振荡器的输出频率，通过双模分频器（(除n除（n+1））divider）或者多模分频器(mmd divider)对压控振荡器的输出信号进行分频，并反馈到鉴频鉴相器，从而调整鉴频鉴相器的输出控制信号，如此循环直到锁相稳定，锁相稳定时参考频率和输出频率相等或者呈倍数n关系。需要说明的是，多模分频器和双模分频器都属于高速可编程分频器，采用数字sdm电路来实现分频变化的功能。
[0003]
多模分频器结构简单，易于实现，但是相对双模分频器，在分频数较大时使用的级数较多，消耗面积较大，而双模分频器虽然结构精简，面积较小，双模分频器产生的分频范围比多模分频器有一定的提升，但是仍然会受到分频范围的限制。在一些应用场合，比如要求输出时钟的频率可调，则需要分频器具有宽泛的分频范围，一般的多模分频器和双模分频器的分频范围较小难以适用。


技术实现要素：

[0004]
本实用新型的目的旨在至少从一定程度上解决上述的技术缺陷之一，为此，本实用新型公开一种用于小数分频的四模分频器，该四模分频器包括可编程程序计数器和吞脉冲计数器；该四模分频器还包括除n除（n+1）和除m除（m+1）四模预分频电路和分频状态切换模块；分频状态切换模块设置的开关切换端与除n除（n+1）和除m除（m+1）四模预分频电路的对应端口连接，四模分频器用于根据分频状态切换模块的切换控制端输入的控制信号，控制除n除（n+1）和除m除（m+1）四模预分频电路在满足所述待分频时钟信号的预设分频比的拓展需求的除n除（n+1）分频模式和除m除（m+1）分频模式之间切换，使得在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除m除（m+1）分频模式下获得的第二预设分频比范围相对于除n除（n+1）和除m除（m+1）四模预分频电路在除n除（n+1）分频模式下获得的第一预设分频比范围的下限值拓展，且第一预设分频比范围与第二预设分频比范围是通过设置部分数值范围的重叠，实现一个连续的整体分频范围；其中，切换控制端输入的控制信号也是根据输入除n除（n+1）和除m除（m+1）四模预分频电路的
待分频时钟信号的预设分频比的大小配置的，使得除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围时选择进入除n除（n+1）分频模式，除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围之外的第二预设分频比范围时选择进入除m除（m+1）分频模式；其中，n和m都是四模分频器的分频模数，且n>m。与现有技术相比，本技术方案通过分频状态切换模块切换到较小的分频模数，让除n除（n+1）和除m除（m+1）四模预分频电路执行较小分频比的信号分频处理，从而扩展第一预设分频比范围的下限值，但不需要在保持第一预设分频比范围的上限值不变的基础上去增加可编程程序计数器的计数位数和吞脉冲计数器的计数位数，扩展分频比范围，克服传统双模分频器分频范围受限的问题。
[0005]
进一步地，所述除n除（n+1）和除m除（m+1）四模预分频电路包括n/2+1个d触发器、第一与非门na1和第二与非门na2；存在（n-m）/2个d触发器依次串联连接在第一开关切换端和第二开关切换端之间，这（n-m）/2个依次串联的d触发器中的第一级d触发器的数据输入端与第一开关切换端连接，这（n-m）/2个依次串联的d触发器中的第（n-m）/2级d触发器的正输出端与第二开关切换端连接，这（n-m）/2个依次串联的d触发器的时钟输入端都接入所述待分频时钟信号；存在另外的m/2个d触发器依次串联连接在第四开关切换端和第二与非门的第一输入端之间，这m/2个依次串联的d触发器中的第一级d触发器的数据输入端与第四开关切换端连接，这m/2个依次串联的d触发器中的第m/2级d触发器的正输出端与第二与非门的第一输入端连接，这m/2个依次串联的d触发器中的第m/2级d触发器的反输出端与第一与非门的第一输入端连接；这m/2个依次串联的d触发器的时钟输入端都接入所述待分频时钟信号；还存在一个d触发器，这个d触发器的数据输入端与第一与非门的输出端连接，第一与非门的第二输入端接入所述吞脉冲计数器的计满输出信号，这个d触发器的正输出端与第二与非门的第二输入端连接，这个d触发器的时钟输入端都接入所述待分频时钟信号；第三开关切换端与第二与非门的输出端连接。与现有技术相比，本技术方案通过对改变用于分频的d触发器的数目实现对传统的两个双模分频器结构进行组合复用，将原本分频范围较小的双模分频器的分频范围进行扩展，同时，由于在设计四模分频器时采用结构复用，所以所述除n除（n+1）和除m除（m+1）四模预分频电路的整体占用面积相对于传统的n和n+1双模分频器只有少量增加。
[0006]
进一步地，所述分频状态切换模块包括切换控制端、第一开关切换端、第二开关切换端、第三开关切换端、第四开关切换端、第一反相器、第二反相器、第三反相器、第一传输门、第二传输门和第三传输门；切换控制端与第二反相器的输入端连接，第二反相器的输出端与第二传输门的反相控制端连接，第二传输门的输出端与第四开关切换端连接，第二传输门的正相控制端与切换控制端连接，第三开关切换端与第二传输门的输入端连接，等效于第四开关切换端与第三开关切换端之间的开关通路；切换控制端与第一反相器的输入端连接，第一开关切换端与第一传输门的反相控制端连接，第一开关切换端与第一传输门的输出端连接，第一传输门的输入端与第三开关切换端连接，第一开关切换端与第一反相器的输入端连接，第一反相器的输出端与第一传输门的正相控制端连接，等效于第三开关切换端与第一开关切换端之间的开关通路；切换控制端与第三反相器的输入端连接，第三反相器的输出端与第三传输门的正相控制端连接，切换控制端与第三传输门的反相控制端连接，第二开关切换端与第三传输门的输入端连接，第三传输门的输出端与第四开关切换端
连接，等效于第二开关切换端与第四开关切换端之间的开关通路；与现有技术相比，本技术方案公开的电路结构形成一种以切换控制端的输入控制信号为主导的分频模式开关控制逻辑结构。
[0007]
进一步地，分频状态切换模块的切换控制端输入的控制信号包括第一控制信号和第二控制信号；分频状态切换模块，用于当切换控制端输入第一控制信号时，将除n除（n+1）和除m除（m+1）四模预分频电路内部的等效依次串联的n/2个d触发器接入四模分频器中，使得除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除n除（n+1）分频模式；除n除（n+1）和除m除（m+1）四模预分频电路，用于在除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除n除（n+1）分频模式时，首先执行n+1分频模式，并触发可编程程序计数器和吞脉冲计数器同时计数；当接收到吞脉冲计数器的计满输出信号时将分频模数配置为n，其中，吞脉冲计数器计满时停止计数，可编程程序计数器继续计数；当可编程程序计数器的计满输出信号时将分频模数配置为n+1，可编程程序计数器和吞脉冲计数器计数复位，使得可编程程序计数器输出一个处于第一预设分频比范围的分频信号，并开始进入下一个计数周期；分频状态切换模块，用于当切换控制端输入第二控制信号时，将除n除（n+1）和除m除（m+1）四模预分频电路内部的依次串联的m/2个d触发器接入四模分频器中，使得除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除m除（m+1）分频模式；除n除（n+1）和除m除（m+1）四模预分频电路，还用于在除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除m除（m+1）分频模式时，首先执行m+1分频模式，并触发可编程程序计数器和吞脉冲计数器同时计数；当接收到吞脉冲计数器的计满输出信号时将分频模数配置为m，其中，吞脉冲计数器计满时停止计数，可编程程序计数器继续计数；当可编程程序计数器的计满输出信号时将分频模数重新配置为m+1，并控制可编程程序计数器和吞脉冲计数器复位，使得可编程程序计数器输出一个处于第二预设分频比范围的分频信号，并开始进入下一个计数周期；其中，可编程程序计数器的计数位数、吞脉冲计数器的计数位数和所述四模分频器的分频模式，都是针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的拓展需求设置的。
[0008]
与现有技术相比，本技术方案将第一预设分频比范围设置为高默认双模的分频范围，将第二预设分频比范围设置为低预设双模的分频范围；根据分频状态切换模块的切换控制端输入的控制信号在除n除（n+1）分频模式下的双模分频器结构和除m除（m+1）分频模式下的双模分频器结构之间切换控制，实现两组双模相配合，由双模变为四模，结构复用，控制信号复用，电路部分仅少量增加，进而实现二种双模分频模式覆盖的分频范围增加。且考虑到待分频时钟信号的预设分频比的拓展需求范围，适用范围广。
[0009]
进一步地，当所述切换控制端输入第一控制信号时，所述分频状态切换模块将除n除（n+1）和除m除（m+1）四模预分频电路内部的n/2个d触发器依次串联接入四模分频器的导通形式为：第一传输门导通第一开关切换端和第三开关切换端；第二传输门阻断第一开关切换端和第四开关切换端；第三传输门导通第二开关切换端和第四开关切换端；当所述切换控制端输入第二控制信号时，所述分频状态切换模块将除n除（n+1）和除m除（m+1）四模预分频电路内部的m/2个d触发器依次串联接入四模分频器的导通形式为：第一传输门阻断第一开关切换端和第三开关切换端；第二传输门导通第三开关切换端和第四开关切换端；第三传输门阻断第二开关切换端和第四开关切换端；其中，第一控制信号是低电平信号，第二
控制信号是高电平信号。实现根据所述切换控制端输入的控制信号的电平变化导通接入所述四模分频器中支持对应双模分频的d触发器，通过这两种双模分频范围的互补，扩展了分频范围。
[0010]
进一步地，可编程程序计数器的计数值大于n-2，可编程程序计数器的计数值大于或等于吞脉冲计数器的计数值，吞脉冲计数器的计数值小于n；其中，可编程程序计数器的计数值的最小值是n-1，吞脉冲计数器的计数值的最小值是0。保证所述用于小数分频的四模分频器实现正常的分频功能，且实现该四模分频器可编程连续分频的功能。
[0011]
进一步地，输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比大于或等于n与（n-1）的乘积时，配置所述切换控制端输入所述第一控制信号；输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比小于n与（n-1）的乘积时，配置所述切换控制端输入所述第二控制信号。从而针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比大小情况，配置所述切换控制端的输入控制信号，进而实现：预设分频比大于或等于n与（n-1）的乘积时，除n除（n+1）和除m除（m+1）四模预分频电路负责分频比较大的分频功能；预设分频比小于n与（n-1）的乘积时，除n除（n+1）和除m除（m+1）四模预分频电路负责分频比较小的分频功能。
[0012]
一种芯片，该芯片包括所述的用于小数分频的四模分频器。
[0013]
小数锁相环，包括依次连接的鉴频鉴相器、电荷泵、sdm调制器、滤波器和压控振荡器，该小数锁相环还包括所述的用于小数分频的四模分频器，压控振荡器为所述四模分频器提供所述待分频时钟信号，sdm调制器为所述四模分频器提供所述待分频时钟信号的预设分频比，所述四模分频器按照预设分频比对所述待分频时钟信号分频输出实际的分频信号至鉴频鉴相器；所述四模分频器用于在所述可编程程序计数器的计数位数和所述吞脉冲计数器的计数位数都不变的前提下，实现除m除（m+1）分频模式下获得的第二预设分频比范围相对于除n除（n+1）分频模式下获得的第一预设分频比范围的下限值有所拓展。
[0014]
一种芯片，该芯片包括所述的小数锁相环。
附图说明
[0015]
图1是本实用新型公开的一种用于小数分频的四模分频器的模块框图。
[0016]
图2是本实用新型公开的除n除（n+1）和除m除（m+1）四模预分频电路和分频状态切换模块的电路示意图。
[0017]
图3是可编程程序计数器的位数和吞脉冲计数器的计数位数都是5bit时，除n除（n+1）和除m除（m+1）四模预分频电路与分频状态切换模块连接形成除2除3双模分频模式的电路等效示意图。
[0018]
图4是可编程程序计数器的位数和吞脉冲计数器的计数位数都是5bit时，除n除（n+1）和除m除（m+1）四模预分频电路与分频状态切换模块连接形成除8除9双模分频模式的电路等效示意图。
[0019]
图5是本实用新型公开的一种包括前述四模分频器的小数锁相环的模块框图。
具体实施方式
[0020]
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行
详细描述。
[0021]
本实用新型实施例公开一种用于小数分频的四模分频器，该四模分频器包括可编程程序计数器和吞脉冲计数器；该四模分频器还包括除n除（n+1）和除m除（m+1）四模预分频电路和分频状态切换模块；分频状态切换模块设置的开关切换端与除n除（n+1）和除m除（m+1）四模预分频电路的对应端口连接，四模分频器用于根据分频状态切换模块的切换控制端输入的控制信号，控制除n除（n+1）和除m除（m+1）四模预分频电路在满足所述待分频时钟信号的预设分频比的拓展需求的除n除（n+1）分频模式和除m除（m+1）分频模式之间切换，这里的所述待分频时钟信号的预设分频比拓展需求可以是运用产品的实际要求拓展的分频比范围，所述四模分频器还用于判断所述待分频时钟信号的预设分频比所处的分频比范围。与现有的双模分频器相比，通过增加一个分频状态切换模块让四模分频器选择工作在另一种双模状态，这样可以在原来默认的双模分频范围的基础上扩展分频比下限，使得在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除m除（m+1）分频模式下获得的第二预设分频比范围相对于除n除（n+1）和除m除（m+1）四模预分频电路在除n除（n+1）分频模式下获得的第一预设分频比范围的下限值拓展，且第一预设分频比范围与第二预设分频比范围是通过设置部分数值范围的重叠，实现整体分频范围的连续，从而通过这两种双模分频范围的互补，扩展了分频比范围。其中，切换控制端输入的控制信号j也是根据输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的大小配置的，使得除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围时选择进入除n除（n+1）分频模式，除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围之外的第二预设分频比范围时选择进入除m除（m+1）分频模式；其中，n和m都是四模分频器的分频模数，且n>m，m是大于等于2的分频模数，n是大于m且大于等于4的分频模数。本实施例将除n除（n+1）分频模式设置为优先选择的默认高双模分频模式，同时将除m除（m+1）分频模式设置为预设低双模分频模式；当所述预设分频比小于默认高双模分频模式下允许输出的最小分频比时，选择切换到预设低双模分频模式下；当所述预设分频比大于或等于默认高双模分频模式下允许输出的最小分频比，或者超出预设低双模分频模式下允许输出的最大分频比时，选择切换到默认高双模分频模式下。
[0022]
与现有技术相比，本实施例通过分频状态切换模块切换到较小的分频模数，让除n除（n+1）和除m除（m+1）四模预分频电路执行较小分频比的信号分频处理，从而扩展第一预设分频比范围的下限值，但不需要在保持第一预设分频比范围的上限值不变的基础上去增加可编程程序计数器的计数位数和吞脉冲计数器的计数位数，扩展分频比范围，克服传统双模分频器分频范围受限的问题。
[0023]
需要说明的是，本实用新型实施例中，可编程程序计数器的计数值p大于n-2，可编程程序计数器的计数值p大于或等于吞脉冲计数器的计数值s，吞脉冲计数器的计数值s小于n；其中，可编程程序计数器的计数值p的最小值是n-1，吞脉冲计数器的计数值s的最小值是0。因此可编程程序计数器的计数位数、吞脉冲计数器的计数位数和所述四模分频器的分频模式，都是针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的拓展需求设置的。保证所述用于小数分频的四模分频器实现正常的分频功能，且实现该四模分频器可编程连续分频的功能。可编程程序计数器和吞脉冲计数器是通用的除
n除(n+1)双模分频器或除m除(m+1)双模分频器都具备的计数器结构。
[0024]
在申请日之前所能使用到的小数锁相环需要使用到双模分频器（除n除（n+1）divider）或者多模分频器(mmd divider)的配合使用，以实现分频比的变化，达到小数分频的目的，然而，多模分频器的分频范围较小，且在分频比较大时级数较多，消耗面积较大；双模分频器在面积上具有一定优势，分频范围有了一定扩展，但是仍然会受到限制，如除n除（n+1）双模分频器，由本领域技术人员可知这个除n除（n+1）双模分频器的最小分频比为n（n-1），最大分频比是pmax*n+(n-1)。
[0025]
在配置可编程程序计数器的计数位数和吞脉冲计数器的计数位数都是4bit时，选择哪种双模分频器一般考虑到所述预设分频比所处的分频范围，比如，分频比范围要求比较大的时候，不去选择除16除17这样分频模数比较大的双模分频器，因为除16除17双模分频器所能实现的最小分频比为n（n-1）=240，最大分频比是pmax*n+(n-1)=255，除16除17双模分频器所能实现的分频范围十分有限；反而选择n=8，即除8除9双模分频器的最小分频比为56，或n=5时，即除5除6双模分频器的最小分频比为20，最大分频比则由可编程程序计数器的计数位数和吞脉冲计数器的计数位数决定，当可编程程序计数器的计数值p、吞脉冲计数器的计数值s以及n设置得越大，所能实现的分频比越大，分频比的最小值越大，从而可以解决最大分频比不够大的问题，但会导致增大双模分频器的复杂度，可编程程序计数器的控制位数和吞脉冲计数器的控制位数增加，同时又导致分频范围的最小值很大。又如一般的除n除(n+1)双模分频器，若将该除n除(n+1)双模分频器的分频比调低至小于其最小分频比，则会产生分频比不连续等问题。在保持最大分频比不变的基础上，如果想要扩大分频比下限（让最小分频比减小），则需要减小n的值，同时需要提升配合双模分频器使用的可编程程序计数器的计数位数，导致增大可编程程序计数器和吞脉冲计数器的复杂度和控制位数。
[0026]
针对上述存在的问题，本实用新型实施例提出图1和2所示的用于小数分频的四模分频器，支持宽分频范围，在扩展了分频比下限的同时无需增大可编程程序计数器的计数位数和吞脉冲计数器的计数位数，结构复用性强，适用广泛。
[0027]
所述分频状态切换模块的切换控制端输入的控制信号包括第一控制信号和第二控制信号；结合图1和图4可知，当切换控制端输入第一控制信号j1时，第一控制信号j1在本实施例中优选为低电平，分频状态切换模块用于将除n除（n+1）和除m除（m+1）四模预分频电路内部的等效依次串联的n/2个d触发器接入四模分频器中，使得除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除n除（n+1）分频模式，其中，所述分频状态切换模块连接于这n/2个d触发器之间，在切换控制端输入第一控制信号j1后，所述分频状态切换模块满足导通条件使得这n/2个d触发器的连接关系等效于这n/2个d触发器依次串联连接；除n除（n+1）和除m除（m+1）四模预分频电路，用于在除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除n除（n+1）分频模式时，首先执行n+1分频模式，并触发可编程程序计数器和吞脉冲计数器同时计数，当除n除（n+1）和除m除（m+1）四模预分频电路接收到吞脉冲计数器的计满输出信号，即计数值达到计数模值s时吞脉冲计数器向除n除（n+1）和除m除（m+1）四模预分频电路传输一个控制信号k，除n除（n+1）和除m除（m+1）四模预分频电路的分频模数被配置为n，吞脉冲计数器计满时停止计数，可编程程序计数器继续计数，其中，控制信号k作为除n除（n+1）和除m除（m+1）四模预分频电路的控制信号，决定所述四模分频器对输入的待分频
时钟信号fosc进行n 分频或者(n+1)分频；当可编程程序计数器的计满输出信号时，即计数值达到计数模值p时，输出复位信号reset给吞脉冲计数器，除n除（n+1）和除m除（m+1）四模预分频电路的分频模数被重新配置为n+1，可编程程序计数器和吞脉冲计数器同步复位并重新开始计数，开始下一个工作周期。在当前的一个工作周期中，输入的待分频时钟信号fosc经过除n除（n+1）和除m除（m+1）四模预分频电路的分频比可以表示为：ndiv=（n+1）s+n（p-s）=np+s，从而，每输入除n除（n+1）和除m除（m+1）四模预分频电路np+s个时钟信号，则由所述可编程程序计数器输出一个处于第一预设分频比范围的分频信号。
[0028]
结合图1和图3可知，分频状态切换模块，用于当切换控制端输入第二控制信号j2时，第二控制信号j2在本实施例中优选为高电平，分频状态切换模块用于将除n除（n+1）和除m除（m+1）四模预分频电路内部的m/2个d触发器依次串联接入四模分频器中，使得除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除m除（m+1）分频模式，其中，其他的（n-m）/2个d触发器处于待机状态，减小功耗；除n除（n+1）和除m除（m+1）四模预分频电路，还用于在除n除（n+1）和除m除（m+1）四模预分频电路的分频模式为除m除（m+1）分频模式时，首先执行n+1分频模式，并触发可编程程序计数器和吞脉冲计数器同时计数；当除n除（n+1）和除m除（m+1）四模预分频电路接收到吞脉冲计数器的计满输出信号，即计数值达到计数模值s时吞脉冲计数器向除n除（n+1）和除m除（m+1）四模预分频电路传输一个控制信号k，除n除（n+1）和除m除（m+1）四模预分频电路的分频模数被配置为m，吞脉冲计数器计满时停止计数，可编程程序计数器继续计数，其中，控制信号k作为除n除（n+1）和除m除（m+1）四模预分频电路的控制信号，决定所述四模分频器对输入的待分频时钟信号fosc进行m分频或者(m+1)分频；当可编程程序计数器的计满输出信号时，即计数值达到计数模值p时，输出复位信号reset给吞脉冲计数器，除n除（n+1）和除m除（m+1）四模预分频电路的分频模数被重新配置为m+1，可编程程序计数器和吞脉冲计数器同步复位并重新开始计数，开始下一个工作周期。在当前的一个工作周期中，输入的待分频时钟信号fosc经过除n除（n+1）和除m除（m+1）四模预分频电路的分频比可以表示为：mdiv=（m+1）s+m（p-s）=mp+s，从而，每输入除n除（n+1）和除m除（m+1）四模预分频电路mp+s个时钟信号，则由所述可编程程序计数器输出一个处于第二预设分频比范围的分频信号。需要说明的是，可编程程序计数器的计数位数、吞脉冲计数器的计数位数和所述四模分频器的分频模式，都是针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的拓展需求设置的，为了保证所述第一预设分频比范围与所述第二预设分频比范围是存在数值重叠范围且重合部分较小，本实施例设置除n除（n+1）分频模式下的实现的最小分频比n(n-1)小于（mp+s）的最大值，且n-m的值尽可能的大，充分扩展了分频比范围。
[0029]
与现有技术相比，前述实施例将第一预设分频比范围设置为高默认双模的分频范围，将第二预设分频比范围设置为低预设双模的分频范围；根据分频状态切换模块的切换控制端输入的控制信号在除n除（n+1）分频模式下的双模分频器结构和除m除（m+1）分频模式下的双模分频器结构之间切换控制，实现两组双模相配合，由双模变为四模，结构复用，控制信号复用，电路部分仅少量增加，进而实现二种双模分频模式覆盖全部分频范围。且考虑到待分频时钟信号的预设分频比的拓展需求范围，适用广泛。
[0030]
作为一种实施例，如图2所示，所述分频状态切换模块包括切换控制端、第一开关切换端11、第二开关切换端12、第三开关切换端13、第四开关切换端14、第一反相器inv1、第
二反相器inv2、第三反相器inv3、第一传输门t1、第二传输门t2和第三传输门t3。需要说明的是，在数字逻辑电路设计中，传输门左端为输入，右端为输出，上端是反相控制端、下端为正相控制端，当反相控制端输入0，正相控制端输入1时传输门开通，此时右端输出out=左端输入in。
[0031]
切换控制端与第二反相器inv2的输入端连接，第二反相器inv2的输出端与第二传输门t2的反相控制端连接，第二传输门t2的输出端与第四开关切换端14连接，第二传输门t2的正相控制端与切换控制端连接，第三开关切换端13与第二传输门t2的输入端连接。当切换控制端输入高电平信号时，第二传输门t2的正相控制端接高电平，第二传输门t2的反相控制端接低电平，第二传输门t2导通，第二传输门t2导通第三开关切换端13和第四开关切换端14，等效于图3所示：切换控制端接入第二控制信号j2时，第三开关切换端13和第四开关切换端14连接在一起；当切换控制端输入低电平信号时，第二传输门t2的正相控制端接低电平，第二传输门t2的反相控制端接高电平，第二传输门t2不导通，第二传输门t2阻断第三开关切换端13和第四开关切换端14，等效于图4所示：切换控制端接入第一控制信号j1时，第三开关切换端13和第四开关切换端14没有连接在一起。
[0032]
切换控制端与第一反相器inv1的输入端连接，切换控制端与第一传输门t1的反相控制端连接，第一开关切换端11与第一传输门t1的输出端连接，第一传输门t1的输入端与第三开关切换端13连接，切换控制端与第一反相器inv1的输入端连接，第一反相器inv1的输出端与第一传输门t1的正相控制端连接；当切换控制端输入高电平信号时，第一传输门t1的正相控制端接低电平，第一传输门t1的反相控制端接高电平，第一传输门t1不导通，第一传输门t1没有导通第三开关切换端13和第一开关切换端11，等效于图3所示：切换控制端接入第二控制信号j2时，第三开关切换端13和第一开关切换端11没有连接在一起；当切换控制端输入低电平信号时，第一传输门t1的正相控制端接高电平，第一传输门t1的反相控制端接低电平，第一传输门t1导通，第一传输门t1导通第三开关切换端13和第一开关切换端11，等效于图4所示：切换控制端接入第一控制信号j1时，第三开关切换端13和第一开关切换端11连接在一起。
[0033]
切换控制端与第三反相器inv3的输入端连接，第三反相器inv3的输出端与第三传输门t3的正相控制端连接，切换控制端与第三传输门t3的反相控制端连接，第二开关切换端12与第三传输门t3的输入端连接，第三传输门t3的输出端与第四开关切换端14连接。当切换控制端输入高电平信号时，第三传输门t3的正相控制端接低电平，第三传输门t3的反相控制端接高电平，第三传输门t3不导通，第三传输门t3没有导通第二开关切换端12和第四开关切换端14，等效于图3所示：切换控制端接入第二控制信号j2时，第二开关切换端12和第四开关切换端14没有连接在一起；当切换控制端输入低电平信号时，第三传输门t3的正相控制端接高电平，第三传输门t3的反相控制端接低电平，第三传输门t3导通，第三传输门t3导通第二开关切换端12和第四开关切换端14，等效于图4所示：切换控制端接入第一控制信号j1时，第二开关切换端12和第四开关切换端14连接在一起。本实施例公开的电路结构形成一种以切换控制端的输入控制信号为主导的分频模式开关控制逻辑结构。
[0034]
作为一种实施例，如图2所示，所述除n除（n+1）和除m除（m+1）四模预分频电路包括n/2+1个d触发器、第一与非门na1和第二与非门na2；存在（n-m）/2个d触发器依次串联连接在第一开关切换端11和第二开关切换端12之间，这（n-m）/2个依次串联的d触发器中的第一
级d触发器的数据输入端与第一开关切换端11连接，这（n-m）/2个依次串联的d触发器中的第（n-m）/2级d触发器的正输出端与第二开关切换端12连接，这（n-m）/2个依次串联的d触发器的时钟输入端都接入所述待分频时钟信号fosc；这（n-m）/2个依次串联的d触发器中，一个d触发器的正输出端q与相邻的一个d触发器的数据输入端连接。如图2所示，存在另外的m/2个d触发器依次串联连接在第四开关切换端14和第二与非门na2的第一输入端之间，这m/2个依次串联的d触发器中的第一级d触发器的数据输入端与第四开关切换端14连接，这m/2个依次串联的d触发器中的第m/2级d触发器的正输出端与第二与非门na2的第一输入端连接，这m/2个依次串联的d触发器中的第m/2级d触发器的反输出端与第一与非门na1的第一输入端连接；这m/2个依次串联的d触发器的时钟输入端都接入所述待分频时钟信号fosc；这m/2个依次串联的d触发器中，一个d触发器的正输出端q与相邻的一个d触发器的数据输入端连接。如图2、图3和图4所示，还存在一个d触发器（对应于图3和图4所示的d触发器d5），这个d触发器的数据输入端与第一与非门na1的输出端连接，第一与非门na1的第二输入端接入所述吞脉冲计数器的计满输出信号，即前述实施例的控制信号k，这个d触发器的正输出端与第二与非门na2的第二输入端连接，这个d触发器的时钟输入端接入所述待分频时钟信号fosc；第三开关切换端13与第二与非门na2的输出端连接。与现有技术相比，本实施例通过对改变用于分频的d触发器的数目实现对传统的两个双模分频器结构进行组合复用，将原本分频范围较小的双模分频器的分频范围进行扩展，同时，由于在设计四模分频器时采用结构复用，整体面积相对于传统的n和n+1双模分频器，只有分频状态切换模块所占面积提供少量面积增量。
[0035]
作为一种实施例，当n=8、m=2、可编程程序计数器的计数位数p=5bit、吞脉冲计数器的计数位数s=5bit时，如图3和图4所示，所述除n除（n+1）和除m除（m+1）四模预分频电路是除8除9和除2除3四模预分频电路，用于控制除8除9和除2除3四模预分频电路根据所述待分频时钟信号的预设分频比的拓展需求在除8除9分频模式和除2除3分频模式之间切换，使得在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除2除3分频模式下获得的第二预设分频比范围相对于除8除9和除2除3四模预分频电路在除8除9分频模式下获得的第一预设分频比范围的下限值拓展，且第一预设分频比范围与第二预设分频比范围是通过存在部分数值范围的重叠，实现整体分频范围的连续；其中，切换控制端输入的控制信号也是根据输入除8除9和除2除3四模预分频电路的待分频时钟信号的预设分频比的大小配置的，使得除8除9和除2除3四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围时选择进入除8除9分频模式，除8除9和除2除3四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围之外的第二预设分频比范围时选择进入除2除3分频模式。
[0036]
如图4所示，所述切换控制端输入第一控制信号j1时，第一开关切换端11和第三开关切换端13之间的开关通路导通，第二开关切换端12和第四开关切换端14的开关通路导通，第三开关切换端13和第四开关切换端14之间的通路阻断，第一开关切换端11和第四开关切换端14之间的开关通路阻断；第一开关切换端11和第二开关切换端12之间的存在d触发器d1、d触发器d2和d触发器d3依次串联连接，第三开关切换端13和第四开关切换端14之间存在一个d触发器d4，由于所述分频状态切换模块内部的导通关系，所以，d触发器d4与d触发器d3之间的连接关系等效于依次串联连接，等效依次串联的8/2个d触发器接入四模分
频器中，所以，d触发器d1、d触发器d2、d触发器d3和d触发器d4依次串联连接在一起，实现所述四模分频器进入除8除9分频模式，从而输出一个处于第一预设分频比范围的分频信号，即这个第一预设分频比范围的最小分频比是8*（8-1）=56，这个第一预设分频比范围的最大分频比是(2^5-1)*8+（8-1）=255。
[0037]
如图3所示，所述切换控制端输入第二控制信号j2时，第三开关切换端13和第四开关切换端14的开关通路导通，第一开关切换端11和第三开关切换端13之间的开关通路阻断，第二开关切换端12和第四开关切换端14的开关通路阻断；第一开关切换端11和第二开关切换端12之间的存在d触发器d1、d触发器d2和d触发器d3依次串联连接，由于所述分频状态切换模块内部的导通关系，依次串联连接的d触发器d1、d触发器d2和d触发器d3未进入分频模式下工作，处于待机状态，有利于减小功耗；第三开关切换端13和第四开关切换端14之间存在一个d触发器d4，视为等效依次串联的2/2个d触发器接入四模分频器中，使得所述四模分频器进入2/3分频模式，从而输出一个处于第二预设分频比范围的分频信号，即这个第二预设分频比范围的最小分频比是2*（2-1）=2，这个第二预设分频比范围的最大分频比是(2^5-1)*2+（2-1）=63。
[0038]
因此，在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除2除3分频模式下获得的第二预设分频比范围相对于除8除9和除2除3四模预分频电路在除8除9分频模式下获得的第一预设分频比范围的下限值拓展，其中，第一预设分频比范围的下限值56小于第二预设分频比范围的上限值62，且第一预设分频比范围与第二预设分频比范围是通过存在部分数值范围的重叠，实现整体分频范围的连续，即形成的新的分频比范围为2至255，都相对于第一预设分频比范围与第二预设分频比范围有所拓展。
[0039]
需要注意的是：当所述切换控制端输入第一控制信号j1时，所述分频状态切换模块将除n除（n+1）和除m除（m+1）四模预分频电路内部的等效依次串联的n/2个d触发器接入四模分频器的导通形式为：第一传输门t1连通第一开关切换端11和第三开关切换端13；第二传输门t2阻断第一开关切换端11和第四开关切换端14之间的通路；第三传输门t3连通第二开关切换端12和第四开关切换端14；当所述切换控制端输入第二控制信号j2时，所述分频状态切换模块将除n除（n+1）和除m除（m+1）四模预分频电路内部的依次串联的m/2个d触发器接入四模分频器的导通形式为：第一传输门t1阻断第一开关切换端11和第三开关切换端13之间的通路；第二传输门t2连通第三开关切换端13和第四开关切换端14；第三传输门t3阻断第二开关切换端12和第四开关切换端14之间的通路；其中，第一控制信号是低电平信号，第二控制信号是高电平信号。从而实现根据所述切换控制端输入的控制信号的电平变化导通接入所述四模分频器中支持对应双模分频的d触发器，通过这两种双模分频范围的互补，扩展了分频范围。
[0040]
在前述实施例中，输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比大于或等于n与（n-1）的乘积时，配置所述切换控制端输入所述第一控制信号，即输入低电平，其中，可编程程序计数器的计数值p大于n-2；输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比小于n与（n-1）的乘积时，配置所述切换控制端输入所述第二控制信号，即输入高电平，其中，可编程程序计数器的计数值p可以大于n-2。从而针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预
设分频比大小情况，配置所述切换控制端的输入控制信号，进而实现：预设分频比大于或等于n与（n-1）的乘积时，除n除（n+1）和除m除（m+1）四模预分频电路负责分频比较大的分频功能；预设分频比小于n与（n-1）的乘积时，除n除（n+1）和除m除（m+1）四模预分频电路负责分频比较小的分频功能。
[0041]
经过试验，获得的第一预设分频比范围与第二预设分频比范围的重合部分较少的不同四模分频器包括：
[0042]
包括计数位数为4bits的可编程程序计数器、计数位数为4bits的吞脉冲计数器、除6除7和除2除3四模预分频电路和分频状态切换模块的四模分频器，实现的分频比范围为2至95，在该除6除7和除2除3四模预分频电路中，除6除7分频模式下产生的第一预设分频范围为30至95，除2除3分频模式下产生的第一预设分频范围为2至31。
[0043]
包括计数位数为4bits的可编程程序计数器、计数位数为4bits的吞脉冲计数器、除8除9和除4除5四模预分频电路和分频状态切换模块的四模分频器，实现的分频比范围为12至127，在该除8除9和除4除5四模预分频电路中，除8除9分频模式下产生的第一预设分频范围为56至127，除4除5分频模式下产生的第二预设分频范围为12至63。
[0044]
包括计数位数为5bits的可编程程序计数器、计数位数为5bits的吞脉冲计数器、除12除13和除6除7四模预分频电路和分频状态切换模块的四模分频器，实现的分频比范围为30至351，在该除12除13和除6除7四模预分频电路中，除12除13分频模式下产生的第一预设分频范围为132至351，除6除7分频模式下产生的第二预设分频范围为30至191。
[0045]
上述试验结果中，两种分频模式下四模分频器获得的分频比范围连续，且分频比的重合范围相对小，能够覆盖实际需要拓展的全部分频比范围。
[0046]
本实用新型一实施例公开一种芯片，该芯片包括前述实施例中的用于小数分频的四模分频器。
[0047]
本实用新型一实施例公开的小数锁相环，如图5所示，包括鉴频鉴相器pfd、电荷泵cp、低通滤波器lpf、压控振荡器vco和n.f分频器，其中，n.f分频器是由四模分频器和sdm调制器实现。n.f分频器的功能是将压控振荡器输出的待分频时钟信号fosc进行n.f分频（n为分频器的整数部分，f为分频器的小数部分），输出经过分频的反馈信号fdiv给鉴频鉴相器pfd，再通过电荷泵cp和低通滤波器lpf转换成压控振荡器vco的控制电压，并通过这个控制电压调节压控振荡器vco的输出频率形成环路，使得输入鉴频鉴相器pfd的参考时钟fref的频率和经过分频的反馈信号fdiv的频率和相位相等。具体地，该四模分频器包括可编程程序计数器和吞脉冲计数器；该四模分频器还包括除n除（n+1）和除m除（m+1）四模预分频电路和分频状态切换模块；所述四模分频器包括的吞脉冲计数器，对来自于除n除（n+1）和除m除（m+1）四模预分频电路的输出信号进行计数，计到来自于sdm调制器提供的预设分频比的第一设定值时，停止计数，并通过吞脉冲计数器输出控制信号送给除n除（n+1）和除m除（m+1）四模预分频电路，将其由n+1分频模式切换为n分频模式；可编程程序计数器，与吞脉冲计数器同时对来自于除n除（n+1）和除m除（m+1）四模预分频电路的输出信号进行计数，计到来自于sdm调制器提供的预设分频比的第二设定值时停止计数，并通过可编程程序计数器输出控制信号使吞脉冲计数器复位，可编程程序计数器复位，除n除（n+1）和除m除（m+1）四模预分频电路重新恢复n+1分频模式。
[0048]
所述四模分频器用于根据分频状态切换模块的切换控制端输入的控制信号，控制
除n除（n+1）和除m除（m+1）四模预分频电路在满足所述待分频时钟信号的预设分频比需求的除n除（n+1）分频模式和除m除（m+1）分频模式之间切换，使得在可编程程序计数器的计数位数和吞脉冲计数器的计数位数都不变的前提下，四模分频器在除m除（m+1）分频模式下获得的第二预设分频比范围相对于除n除（n+1）和除m除（m+1）四模预分频电路在除n除（n+1）分频模式下获得的第一预设分频比范围的下限值拓展，且第一预设分频比范围与第二预设分频比范围是通过存在部分数值范围的重叠，实现整体分频范围的连续；其中，切换控制端输入的控制信号也是根据输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的大小配置的，使得除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比范围时选择进入除n除（n+1）分频模式，除n除（n+1）和除m除（m+1）四模预分频电路在待分频时钟信号的分频比落入第一预设分频比之外的第二预设分频比范围时选择进入除m除（m+1）分频模式；其中，n和m都是四模分频器的分频模数，n、m均是偶数，且n>m。
[0049]
需要说明的是，本实用新型实施例中，可编程程序计数器的计数值p大于n-2，可编程程序计数器的计数值p大于或等于吞脉冲计数器的计数值s，吞脉冲计数器的计数值s小于n；其中，可编程程序计数器的计数值p的最小值是n-1，吞脉冲计数器的计数值s的最小值是0。因此可编程程序计数器的计数位数p、吞脉冲计数器的计数位数s和所述四模分频器的分频模式，都是针对输入除n除（n+1）和除m除（m+1）四模预分频电路的待分频时钟信号的预设分频比的拓展需求设置的。保证所述用于小数分频的四模分频器实现正常的分频功能，且实现该四模分频器可编程连续分频的功能。可编程程序计数器和吞脉冲计数器是通用的除n除(n+1)双模分频器或除m除(m+1)双模分频器都具备的计数器结构。
[0050]
前述实施例中的四模分频器可应用于小数锁相环和展频锁相环等场合，但需要考虑实际要求的预设分频比的范围，这里的预设分频比是一个可以改变的数，要求所述吞脉冲计数器输出频率要可变，并允许在一个范围内变化，若控制这个范围要大一些，就可以可编程配置使用本实施例中的四模分频器结构。
[0051]
本实用新型一实施例公开一种芯片，该芯片包括前述实施例中的小数锁相环。
[0052]
最后应当说明的是：以上实施例仅用以说明本实用新型的技术方案而非对其限制；尽管参照较佳实施例对本实用新型进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本实用新型的具体实施方式进行修改或者对部分技术特征进行等同替换；而不脱离本实用新型技术方案的精神，其均应涵盖在本实用新型请求保护的技术方案范围当中。