一种栅极氧化层烧写电路的制作方法

本发明涉及一种烧写电路，具体涉及一种栅极氧化层烧写电路和烧写方法，属于模拟集成电路技术领域。

背景技术：

在模拟集成电路设计过程中，为了实现一些重要参数的精准设计，如基准电压、偏置电流、振荡器频率等，通常需要在电路设计过程中增加烧写电路，在集成电路生产完成后，根据测试结果对电路中的重要参数进行烧写修正。

常见的烧写结构主要有以下两种：

结构1、如图1所示，在集成电路封装前的圆片测试时，用两根探针扎到电路上的开窗区域，并在两根探针上施加电压，通过热功耗将两个开窗中间的连接介质熔断，连接介质通常为低电阻值的金属电阻或多晶电阻。连接介质被熔断与否可以被读取为逻辑“1”或“0”，实现对内部逻辑电路的控制。结构1的优点是：结构简单，芯片面积较小，实现成本低。结构1的缺点是：烧写只能在芯片封装前进行，因封装对芯片的影响无法得到修正。

结构2、该结构的电路图如图2所示，pmos管p1多晶电阻r1和nmos管n1串联在电源和地之间。在集成电路封装完成后的成品测试时，通过外加信号使得pmos管p1和nmos管n1同时导通，电源电压将在多晶电阻r1上形成大电流，该电流通常为50ma～100ma左右。由电压和电流生成的热功耗将多晶电阻r1熔断。电阻r1被熔断与否在读取时可通过read端口判断出，用以实现“1”或“0”对内部逻辑电路的控制。结构2的优点是：烧写可以在在芯片封装后进行，因此封装对芯片的影响可以得到修正。结构2的缺点是：因为需要大功率电流来熔断多晶电阻r1，所以pmos管p1和nmos管n1都需非常大的宽长比，芯片面积成本高。现有技术中这两种结构存在不同程度的缺陷，因此，迫切的需要一种新的方案解决上述技术问题。

技术实现要素：

本发明正是针对现有技术中存在的问题，提供一种栅极氧化层烧写电路，该技术方案既可以在芯片封装后进行，使得封装对芯片的影响可以得到修正。同时利用本专利方法设计的电路，其芯片面积可以做的非常小，生产成本低。

为了实现上述目的，本发明的技术方案如下，一种栅极氧化层烧写电路，所述烧写电路包括高耐压pmos管hp1、高耐压nmos管hn1和hn2、低耐压nmos管ln1和ln2、高压电源vh和低压电源vl，所述高压电源vh连接高耐压pmos管hp1的漏极，高耐压pmos管hp1的源极连接高耐压nmos管hn1的漏极，高耐压nmos管hn1的漏极接地，低耐压nmos管ln1和ln2之间连接高耐压nmos管hn2。

作为本发明的一种改进，所述hp1为高耐压pmos管，hn1和hn2为高耐压nmos管，ln1和ln2为低耐压nmos管，高耐压mos管的击穿电压超过低耐压mos管击穿电压的3倍以上；高压电源vh的电压值等于低耐压mos管击穿电压的2倍，低压电源vl的电压值等于低耐压mos管的正常工作电压，低于低耐压mos管的击穿电压。

作为本发明的一种改进，所电流源i1为低电压域vl上的1ua电流源。

一种栅极氧化层烧写电路的烧写方法，所述方法包括以下步骤：

步骤一：烧写过程：

在对电路进行烧写时，电源vh的电压值等于低耐压mos管击穿电压的2倍，vl的电压值等于低耐压mos管的正常工作电压，低于低耐压mos管的击穿电压。高耐压pmos管hp1导通，高耐压nmos管hn1关断，所以低耐压nmos管ln1栅极的电压约等于高压电源vh。低耐压nmos管ln2导通，所以低耐压nmos管ln2的漏极电压和高耐压nmos管hn2的源极电压约为0；如果要对本单元进行烧写，可使高耐压nmos管hn2导通，则hn2的漏极电压降为0，即低耐压nmos管ln1的源极、漏极和衬底的电压也降为0，于是低耐压nmos管ln1的栅极氧化层上将承受电压vh，该电压值达到低耐压nmos管ln1的栅极氧化层击穿电压的2倍，所以ln1的栅极氧化层将被击穿，并产生漏电流，漏电流约为0.1ma；如果不对本单元进行烧写，可使高耐压nmos管hn2关断，则hn2的漏极电压约为vh，即低耐压nmos管ln1的源极、漏极和衬底的电压为vh，于是低耐压nmos管ln1的栅极氧化层上承受的电压为0，低耐压nmos管ln1的栅极氧化层不会被击穿，所以ln1的栅极氧化层不会产生漏电流；

步骤二：读取过程：

在对电路进行读取时，电源vh的电压值等于电路正常工作时的电压，电源vl的电压值等于低耐压mos管的正常工作电压，低于低耐压mos管的击穿电压。高耐压pmos管hp1关断，高耐压nmos管hn1导通，所以低耐压nmos管ln1栅极的电压约等于0。低耐压nmos管ln2关断，高耐压nmos管hn2导通；如果本单元已被烧写，则低耐压nmos管ln1的栅极氧化层存在漏电，导通电阻约为10kω～100kω，考虑到电流源i1的电流为1ua，所以低耐压nmos管ln1的源极、漏极和衬底的电压为10mv～100mv。通过read端口将该电压读取后可以被判断为低电平；如果本单元未被烧写，则低耐压nmos管ln1的栅极氧化层不存在漏电，导通电阻为无穷大，所以低耐压nmos管ln1的源极、漏极和衬底的电压将被电流源i1拉升到接近于低电压源电压vl。通过read端口将该电压读取后可以被判断为高电平

相对于现有技术，本发明具有如下优点，该技术方案的烧写可以在芯片封装后进行，封装对芯片的影响可以得到修正。本发明专利在烧写过程中，烧写电流小于0.1ma，不需大面积的mos管，所以芯片成本得到降低。芯片成本只有常规烧写结构的十分之一左右，大大节约了生产成本。

附图说明

图1、图2为现有技术结构示意图；

图3为本发明电路结构示意图。

具体实施方式：

为了加深对本发明的理解，下面结合附图对本实施例做详细的说明。

实施例1：参见图3，一种栅极氧化层烧写电路，所述烧写电路包括高耐压pmos管hp1、高耐压nmos管hn1和hn2、低耐压nmos管ln1和ln2、高压电源vh和低压电源vl，所述高压电源vh连接高耐压pmos管hp1的漏极，高耐压pmos管hp1的源极连接高耐压nmos管hn1的漏极，高耐压nmos管hn1的漏极接地，低耐压nmos管ln1和ln2之间连接高耐压nmos管hn2，所述hp1为高耐压pmos管，hn1和hn2为高耐压nmos管，ln1和ln2为低耐压nmos管，高耐压mos管的击穿电压超过低耐压mos管击穿电压的3倍以上；高压电源vh的电压值等于低耐压mos管击穿电压的2倍，低压电源vl的电压值等于低耐压mos管的正常工作电压，低于低耐压mos管的击穿电压，所电流源i1为低电压域vl上的1ua电流源。

实现原理：本发明专利如图3所示，图中hp1为高耐压pmos管，hn1和hn2为高耐压nmos管，ln1和ln2为低耐压nmos管，高耐压mos管的击穿电压超过低耐压mos管击穿电压的3倍以上。电源vh和vl分别为高低电压源，vh的电压值等于低耐压mos管击穿电压的2倍，vl的电压值等于低耐压mos管的正常工作电压，低于低耐压mos管的击穿电压。电流源i1为低电压域vl上的1ua电流源。

步骤一：烧写过程：在对电路进行烧写时，电源vh的电压值等于低耐压mos管击穿电压的2倍，vl的电压值等于低耐压mos管的正常工作电压，低于低耐压mos管的击穿电压。高耐压pmos管hp1导通，高耐压nmos管hn1关断，所以低耐压nmos管ln1栅极的电压约等于高压电源vh。低耐压nmos管ln2导通，所以低耐压nmos管ln2的漏极电压和高耐压nmos管hn2的源极电压约为0。如果要对本单元进行烧写，可使高耐压nmos管hn2导通，则hn2的漏极电压降为0，即低耐压nmos管ln1的源极、漏极和衬底的电压也降为0，于是低耐压nmos管ln1的栅极氧化层上将承受电压vh，该电压值达到低耐压nmos管ln1的栅极氧化层击穿电压的2倍，所以ln1的栅极氧化层将被击穿，并产生漏电流，漏电流约为0.1ma。如果不对本单元进行烧写，可使高耐压nmos管hn2关断，则hn2的漏极电压约为vh，即低耐压nmos管ln1的源极、漏极和衬底的电压为vh，于是低耐压nmos管ln1的栅极氧化层上承受的电压为0，低耐压nmos管ln1的栅极氧化层不会被击穿，所以ln1的栅极氧化层不会产生漏电流。

步骤二：读取过程：在对电路进行读取时，电源vh的电压值等于电路正常工作时的电压，电源vl的电压值等于低耐压mos管的正常工作电压，低于低耐压mos管的击穿电压。高耐压pmos管hp1关断，高耐压nmos管hn1导通，所以低耐压nmos管ln1栅极的电压约等于0。低耐压nmos管ln2关断，高耐压nmos管hn2导通。如果本单元已被烧写，则低耐压nmos管ln1的栅极氧化层存在漏电，导通电阻约为10kω～100kω，考虑到电流源i1的电流为1ua，所以低耐压nmos管ln1的源极、漏极和衬底的电压为10mv～100mv。通过read端口将该电压读取后可以被判断为低电平。如果本单元未被烧写，则低耐压nmos管ln1的栅极氧化层不存在漏电，导通电阻为无穷大，所以低耐压nmos管ln1的源极、漏极和衬底的电压将被电流源i1拉升到接近于低电压源电压vl。通过read端口将该电压读取后可以被判断为高电平。

根据以上分析可知，本发明专利的烧写方法可以在芯片封装后进行，封装对芯片的影响可以得到修正。同时本发明专利在烧写过程中，烧写电流小于0.1ma，不需大面积的mos管，所以芯片成本得到降低。

需要说明的是上述实施例，并非用来限定本发明的保护范围，在上述技术方案的基础上所作出的等同变换或替代均落入本发明权利要求所保护的范围。