本发明属于电路设计技术领域，涉及一种具有新结构的混合型cmos-忆阻全加器电路。
背景技术：
忆阻器是表示磁通和电荷关系的二端口电路器件，具有非易失、纳米尺寸和cmos兼容等特性。其中阈值型忆阻器模型，具有高、低两个阻值状态、可控的初始阻态和确定的阈值电压，具有明显的开关特性，与数字电路中的逻辑高和和逻辑低相对应，非常适合数字逻辑电路的应用。
因此，本发明基于阈值型忆阻器，提出一种新结构混合型cmos-忆阻全加器电路。传统全加器电路大部分利用较多基础门电路搭建，电路结构较为复杂，在实现全加运算功能时需要大量电路元件。则改进传统全加器电路，构造简化电路变得至关重要。因此，本发明涉及一种具有更加简洁结构的忆阻全加器电路。
技术实现要素：
针对现在技术和研究成本上存在的问题，本发明提供一种具有新结构的混合型cmos-忆阻全加器电路，该电路通过控制忆阻器阻态的高低、cmos晶体管的开关状态，来实现全加运算的功能，为忆阻器数字电路提供了新的应用领域和设计思路。
本发明解决技术问题所采取的技术方案如下：一种混合型cmos-忆阻全加器电路，包括三个阈值型忆阻器，八个nmos晶体管，五个pmos晶体管。其中第一阈值型忆阻器m1的负端连接第二nmos晶体管nm2的源极；第一阈值型忆阻器m1的正端连接第三nmos晶体管nm3的栅极和第二pmos晶体管pm2的栅极的连接点；第二阈值型忆阻器m2的负端连接第五nmos晶体管nm5的源极；第二阈值型忆阻器m2的正端连接第六nmos晶体管nm6的栅极和第四pmos晶体管pm4的栅极的连接点；第三阈值型忆阻器m3的负端连接第八nmos晶体管nm8的源极；第三阈值型忆阻器m3的正端连接信号输入端b；
第一nmos晶体管nm1的栅极连接信号输入端a，nm1的源极连接第三nmos晶体管nm3的漏极和第二pmos晶体管pm2的漏极的连接点；第二nmos晶体管nm2的栅极连接信号输入端a，nm2的漏极连接第一nmos晶体管nm1的漏极和第一pmos晶体管pm1的漏极的连接点，nm2的源极连接电路中间信号端q1；第三nmos晶体管nm3的栅极连接信号输入端b，nm3的源极连接地端；第四nmos晶体管nm4的栅极连接电路中间信号端q1，nm4的源极连接第六nmos晶体管nm6的漏极和第四pmos晶体管pm4的漏极的连接点；第五nmos晶体管nm5的栅极连接电路中间信号端q1，nm5的漏极连接第四nmos晶体管nm4的漏极和第三pmos晶体管pm3的漏极的连接点，nm5的源极连接和输出端s；第六nmos晶体管nm6的栅极连接信号输入端c，nm6的源极连接地端；第七nmos晶体管nm7的栅极连接电路中间信号端q1，nm7的源极连接信号输入端c；第八nmos晶体管nm8的栅极连接电路中间信号端q1，nm8的漏极连接第七nmos晶体管nm7的漏极和第五pmos晶体管pm5的漏极的连接点，nm8的源极连接进位输出端co；
第一pmos晶体管pm1的栅极连接信号输入端a，pm1的源极连接电源信号vcc；第二pmos晶体管pm2的栅极连接信号输入端b，pm2的源极连接电源信号vcc；第三pmos晶体管pm3的栅极连接电路中间信号端q1，pm3的源极连接电源信号vcc；第四pmos晶体管pm4的栅极连接信号输入端c，pm4的源极连接电源信号vcc；第五pmos晶体管pm5的栅极连接电路中间信号端q1，pm5的源极连接电源信号vcc。
本发明设计了一种具有新结构的混合型cmos-忆阻全加器电路。该电路通过控制电路中忆阻器阻态的变化、cmos晶体管的导通、截止，来实现全加运算的功能，电路结构简洁，能够为忆阻数字逻辑电路的设计提供了更多途径。
附图说明
图1是忆阻器的电路符号。
图2是阈值型忆阻器的伏安特性曲线。
图3是本发明混合型cmos-忆阻全加器电路结构图。
图4是本发明混合型cmos-忆阻器全加器电路仿真测试图。
具体实施方式
下面结合附图对本发明实例作详细说明
参见图1，所示是忆阻器的电路符号，图2是阈值型忆阻器的伏安特性曲线，由图2可知，当加在阈值型忆阻器两端为超过阈值电压的信号时，其阻值在高阻态roff和低阻态ron之间相互切换，具有明显的开关特性和可控性。
由图3所示，本发明混合型cmos-忆阻全加器电路由三个阈值型忆阻器，八个nmos晶体管，五个pmos晶体管组成。a、b、c为信号输入端，其中a、b为加数输入，c为进位输入，vcc为直流工作电源，q1为电路中间信号，s为和信号输出端、co为进位信号输出端，m1、m2、m3为阈值型忆阻器模型，nm1、nm2、nm3、nm4、nm5、nm6、nm7、nm8均为nmos晶体管，pm1、pm2、pm3、pm4、pm5均为pmos晶体管，假设忆阻器初始状态为低阻态，通过控制忆阻器阻态、cmos晶体管的状态，实现全加运算的功能。
1、当加数输入信号a＝0时，第一nmos晶体管nm1、第二nmos晶体管nm2处于截止状态，第一pmos晶体管pm1处于导通状态。
(1)加数输入信号b＝0时，由于第一nmos晶体管nm1、第二nmos晶体管nm2截止，电路中间信号q1仅由第一阈值型忆阻器m1与加数输入信号b这一支路决定，q1的值等于b的值，即电路中间信号q1为逻辑0。此时第一阈值型忆阻器m1两端无电压差，m1保持低阻状态，第四nmos晶体管nm4、第五nmos晶体管nm5、第七nmos晶体管nm7、第八nmos晶体管nm8均处于截止状态，第三pmos晶体管pm3、第五pmos晶体管pm5处于导通状态。
(a)当进位输入信号c＝0时，由于第四nmos晶体管nm4、第五nmos晶体管nm5、第七nmos晶体管nm7、第八nmos晶体管nm8处于截止状态，则和输出s仅由第二阈值型忆阻器m2与进位输入信号c这一支路决定，即和输出s为逻辑0；进位输出co仅由第三阈值型忆阻器m3与加数输入信号b这一支路决定，即进位输出co为逻辑0，此时第二阈值型忆阻器m2、第三阈值型忆阻器m3均保持低阻状态。
(b)当进位输入信号c＝1时，第二阈值型忆阻器m2由低阻转换为高阻状态，其他元件状态同上述(a)，不发生变化。由于第五nmos晶体管nm5处于截止状态，和输出s仅由第二阈值型忆阻器m2与进位输入信号c这一支路决定，即和输出s为逻辑1；进位输出co仅由第三阈值型忆阻器m3与加数输入信号b这一支路决定，即进位输出co为逻辑0，第三阈值型忆阻器m3保持低阻状态。
(2)加数输入信号b＝1时，第一阈值型忆阻器m1、第三阈值型忆阻器m3由低阻转换为高阻状态。由于第二nmos晶体管nm2处于截止状态，电路中间信号q1的值等于b的值，为逻辑1，第四nmos晶体管nm4、第五nmos晶体管nm5、第七nmos晶体管nm7、第八nmos晶体管nm8处于导通状态，第三pmos晶体管pm3、第五pmos晶体管pm5处于截止状态。
(a)当进位输入信号c＝0时，第六nmos晶体管nm6处于截止状态，第四pmos晶体管pm4处于导通状态，vcc信号经pm4，nm4和nm5传输至和输出s，即和输出s为逻辑1，此时第二阈值型忆阻器m2的两端电压差未达到正向阈值电压，仍保持低阻态，等效于一个小电阻作为电路负载；第三阈值型忆阻器m3为高阻态，等效为一个大电阻负载，进位输入信号c由第七nmos晶体管nm7、第八nmos晶体管nm8传输至进位输出co，则进位输出co为逻辑0。
(b)当进位输入信号c＝1时，第二阈值型忆阻器m2由低阻转换为高阻状态，第六nmos晶体管nm6处于导通状态，第四pmos晶体管pm4处于截止状态，接地信号经nm4，nm5和nm6传输至和输出s，第二阈值型忆阻器m2支路可等效为一个大电阻负载，和输出s为逻辑0；第三阈值型忆阻器m3支路同样等效于一个大电阻负载，进位输入信号c由第七nmos晶体管nm7、第八nmos晶体管nm8传输至进位输出co，则进位输出co为逻辑1。
2、当加数输入信号a＝1时，第一nmos晶体管nm1、第二nmos晶体管nm2处于导通状态，第一pmos晶体管pm1处于截止状态。
(1)加数输入信号b＝0时，第三nmos晶体管nm3处于截止状态，第二pmos晶体管pm2处于导通状态，vcc信号经nm3，nm1和nm2传输至q1端，则电路中间信号q1为逻辑1，此时，第一阈值型忆阻器m1保持低阻态，第四nmos晶体管nm4、第五nmos晶体管nm5、第七nmos晶体管nm7、第八nmos晶体管nm8处于导通状态，第三pmos晶体管pm3、第五pmos晶体管pm5处于截止状态。
(a)当进位输入信号c＝0时，第六nmos晶体管nm6处于截止状态，第四pmos晶体管pm4处于导通状态，vcc信号经pm4，nm4和nm5传输至和输出s，和输出s为逻辑1；进位输入信号c由第七nmos晶体管nm7、第八nmos晶体管nm8传输至进位输出co，则进位输出co为逻辑0，此时，第二阈值型忆阻器m2、第三阈值型忆阻器m3均保持低阻态。
(b)当进位输入信号c＝1时，第二阈值型忆阻器m2由低阻转换为高阻状态，第六nmos晶体管nm6处于导通状态，第四pmos晶体管pm4处于截止状态，接地信号经nm4，nm5和nm6传输至和输出s，和输出s为逻辑0；进位输入信号c由第七nmos晶体管nm7、第八nmos晶体管nm8传输至进位输出co，进位输出co为逻辑1，此时，第二阈值型忆阻器m2保持高阻状态，第三阈值型忆阻器m3保持低阻态。
(2)加数输入信号b＝1时，第一阈值型忆阻器m1、第三阈值型忆阻器m3由低阻转换为高阻态，第三nmos晶体管nm3处于导通状态，第二pmos晶体管pm2处于截止状态，接地信号经nm1、nm2、nm3传输至q1端，则电路中间信号q1为逻辑0，第四nmos晶体管nm4、第五nmos晶体管nm5、第七nmos晶体管nm7、第八nmos晶体管nm8处于截止状态，第三pmos晶体管pm3、第五pmos晶体管pm5处于导通状态。
(a)当进位输入信号c＝0时，由于第四nmos晶体管nm4、第五nmos晶体管nm5、第七nmos晶体管nm7、第八nmos晶体管nm8处于截止状态，则和输出s仅由第二阈值型忆阻器m2与进位输入信号c这一支路决定，和输出s为逻辑0；进位输出co仅由第三阈值型忆阻器m3与加数输入信号b这一支路决定，进位输出co为逻辑1，此时，第二阈值型忆阻器m2保持低阻状态，第三阈值型忆阻器m3保持高阻状态。
(b)当进位输入信号c＝1时，第二阈值型忆阻器m2由低阻转换为高阻状态，和输出s仅由第二阈值型忆阻器m2与进位输入信号c这一支路决定，和输出s为逻辑1；进位输出co仅由第三阈值型忆阻器m3与加数输入信号b这一支路决定，则进位输出co为逻辑1，此时，第二阈值型忆阻器m2、第三阈值型忆阻器m3均保持高阻状态。
以上分析均忽略mos管源漏之间的压降。综上：
(1)加数输入信号a＝0，b＝0，进位输入c＝0时，和输出s＝0，进位输出co＝0；
(2)加数输入信号a＝0，b＝0，进位输入c＝1时，和输出s＝1，进位输出co＝0；
(3)加数输入信号a＝0，b＝1，进位输入c＝0时，和输出s＝1，进位输出co＝0；
(4)加数输入信号a＝0，b＝1，进位输入c＝1时，和输出s＝0，进位输出co＝1；
(5)加数输入信号a＝1，b＝0，进位输入c＝0时，和输出s＝1，进位输出co＝0；
(6)加数输入信号a＝1，b＝0，进位输入c＝1时，和输出s＝0，进位输出co＝1；
(7)加数输入信号a＝1，b＝1，进位输入c＝0时，和输出s＝0，进位输出co＝1；
(8)加数输入信号a＝1，b＝1，进位输入c＝1时，和输出s＝1，进位输出co＝1。
实现全加运算，达到了全加器电路的设计。
在一种优选实施方式中，定义忆阻器m1、m2、m3的高阻值均为100kω，低阻值均为100ω，阈值电压均约为4v；加数输入信号a、b，进位输入c均是幅值为6v的脉冲信号。如图4所示为该混合型cmos-忆阻全加器电路的pspice仿真结果。
由图4可知，仿真结果与理论分析一致，实现了全加运算功能，达到了cmos-忆阻全加器电路的设计。
本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。