一种时钟产生电路以及芯片的制作方法

本发明涉及时钟控制领域，特别是涉及一种时钟产生电路以及芯片。

背景技术：

pll(phaselockedloop，锁相环)用来产生高频时钟信号，使asic(application-specificintegratedcircuit，特定应用的集成电路)正常工作。一般的晶振由于工艺与成本原因，频率做不到很高，而在高频应用时，需要利用锁相环路实现高频的时钟信号。

现有的时钟信号在切换时，受切换时刻影响，切换出的时钟可能会有毛刺产生，时钟的毛刺会导致亚稳态在整个系统传播，从而影响整个系统的稳定性。

技术实现要素：

本发明提供一种时钟产生电路以及芯片，其能够在时钟切换过程中确保输出的时钟信号无毛刺。

为解决上述技术问题，本发明提供的第一个技术方案为：提供一种时钟产生电路，包括：锁相环电路，用于接收第一时钟信号并进行处理以产生第二时钟信号；动态切换电路，接收第一时钟信号和第二时钟信号，根据时钟选择信号而选择性地输出第一时钟信号或第二时钟信号，并在时钟切换过程中确保输出的时钟信号无毛刺。

其中，动态切换电路包括：同步门控模块，接收第一时钟信号和第二时钟信号，对切换控制信号进行跨时钟域处理，以及对第一时钟信号和第二时钟信号进行遮蔽，根据跨时钟域处理后的切换控制信号而选择性地输出遮蔽后的第一时钟信号或第二时钟信号，并产生反馈信号；互锁模块，接收时钟选择信号和反馈信号，以产生切换控制信号，从而使第一时钟信号和第二时钟信号对应的切换控制信号互锁，以保证在时钟切换过程中选择输出的第一时钟信号或第二时钟信号无毛刺；时钟输出模块，连接同步门控模块以接收同步门控模块选择输出的第一时钟信号或第二时钟信号，并进行输出。

其中，同步门控模块包括：第一同步门控单元，接收第一时钟信号，并连接互锁模块以接收第一切换控制信号，对第一切换控制信号进行跨时钟域处理，以及对第一时钟信号进行遮蔽，根据跨时钟域处理后的第一切换控制信号而选择性地输出遮蔽后的第一时钟信号，并产生第一反馈信号；第二同步门控单元，接收第二时钟信号，并连接互锁模块以接收第二切换控制信号，对第二切换控制信号进行跨时钟域处理，以及对第二时钟信号进行遮蔽，根据跨时钟域处理后的第二切换控制信号而选择性地输出遮蔽后的第二时钟信号，并产生第二反馈信号；其中，互锁模块接收第一同步门控单元的第一反馈信号，根据第一反馈信号和时钟选择信号而产生第二切换控制信号；互锁模块还接收第二同步门控单元的第二反馈信号，根据第二反馈信号和时钟选择信号而产生第一切换控制信号，以使第一切换控制信号和第二切换控制信号互锁。

其中，第一同步门控单元或第二同步门控单元包括：跨时钟域子单元，接收第一时钟信号或第二时钟信号作为时钟信号，并连接互锁模块以接收第一切换控制信号或第二切换控制信号，对第一切换控制信号或第二切换控制信号进行跨时钟域处理，并以跨时钟域处理后的第一切换控制信号或第二切换控制信号作为使能信号；门控器，其使能端接收使能信号，其时钟输入端接收第一时钟信号或第二时钟信号，以根据使能信号而对第一时钟信号或第二时钟信号进行遮蔽，并选择性地在时钟输出端输出遮蔽后的第一时钟信号或第二时钟信号；反馈子单元，连接跨时钟域子单元以接收使能信号，对使能信号反相后以产生第一反馈信号或第二反馈信号。

其中，跨时钟域子单元包括：第一寄存器，其时钟端用于接收第一时钟信号或第二时钟信号，其数据输入端用于接收第一切换控制信号或第二切换控制信号，其复位端用于接收复位信号；第二寄存器，其时钟端用于接收第一时钟信号或第二时钟信号，其数据输入端连接第一寄存器的数据输出端，其复位端用于接收复位信号，其数据输出端用于输出跨时钟域处理后的第一切换控制信号或第二切换控制信号以作为使能信号。

其中，反馈子单元包括：反相器，其输入端连接跨时钟域子单元的输出端，以接收使能信号并对使能信号进行反相；第三寄存器，其时钟端用于接收第一时钟信号或第二时钟信号，其数据输入端用于连接反相器的输出端，其复位端用于接收复位信号，其数据输出端用于输出第一反馈信号或第二反馈信号。

其中，互锁模块包括：非门，其输入端用于接收时钟选择信号；第一与门，其第一输入端用于连接非门的输出端，其第二输入端用于接收第二反馈信号，其输出端用于产生第一切换控制信号；第二与门，其第一输入端用于接收时钟选择信号，其第二输入端用于接收第一反馈信号，其输出端用于产生第二切换控制信号。

其中，时钟输出模块包括：或门，其第一输入端用于连接第一同步门控单元，其第二输入端用于连接第二同步门控单元。

其中，第一时钟信号为源时钟信号，第二时钟信号为锁相环电路对源时钟信号倍频产生的倍频时钟信号。

为解决上述技术问题，本发明提供的第二个技术方案为：提供一种芯片，包括上述任意一项的时钟产生电路。

本发明的有益效果，区别于现有技术的情况，本发明提供的时钟产生电路利用锁相环对第一时钟信号进行处理以产生第二时钟信号，动态切换电路接收第一时钟信号和第二时钟信号，根据时钟选择信号选择性的输出第一时钟信号或者第二时钟信号，并且在时钟切换过程中确保输出的时钟信号无毛刺。以此能够在时钟切换过程中确保输出的时钟信号无毛刺。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1为本发明时钟产生电路的第一实施例的功能模块示意图；

图2为本发明时钟产生电路的第二实施例的功能模块示意图；

图3为本发明时钟产生电路的第三实施例的功能模块示意图；

图4为图3所示的时钟产生电路的一具体实施例的结构示意图；

图5a-图5b为现有技术中时钟产生电路输出的第一时钟信号和第二时钟信号的波形图；

图6a-图6b为图4所示的时钟产生电路输出的第一时钟信号和第二时钟信号的波形图。

图7是本发明芯片的一实施例的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参见图1，为本发明时钟产生电路的一实施例的功能模块示意图，具体的，时钟产生电路包括锁相环电路11以及动态切换线路12。锁相环电路11就是锁定相位的环路。是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。

其中，锁相环电路11用于接收第一时钟信号clk0并进行处理以产生第二时钟信号clk1，其中，第一时钟信号clk0为从外部晶振电路接收的源时钟信号，第二时钟信号clk1为锁相环电路11输出的倍频时钟信号。

动态切换电路12接收第一时钟信号clk0和第二时钟信号clk1，根据时钟选择信号而选择性地输出第一时钟信号clk0或第二时钟信号clk1，并在时钟切换过程中确保输出的时钟信号无毛刺。具体的，时钟选择信号为从bp(basebandprocessor，基频处理器)总线接收的信号。

请结合图2，其中，动态切换电路12包括同步门控模块121、互锁模块122以及时钟输出模块123。其中，同步门控模块121接收第一时钟信号clk0和第二时钟信号clk1，并从互锁模块122接收切换控制信号p。对切换控制信号p进行跨时钟域处理，以及对第一时钟信号clk0和第二时钟信号clk1进行遮蔽，根据跨时钟域处理后的切换控制信号p而选择性地输出遮蔽后的第一时钟信号clk0或第二时钟信号clk1，并产生反馈信号l。互锁模块122接收时钟选择信号sel和反馈信号l，以产生切换控制信号p，从而使第一时钟信号clk0和第二时钟信号clk1对应的切换控制信号p互锁，以保证在时钟切换过程中选择输出的第一时钟信号clk0或第二时钟信号clk1无毛刺。时钟输出模块123连接同步门控模块121以接收同步门控模块121选择输出的第一时钟信号clk0或第二时钟信号clk1，并进行输出。

具体的，请结合图3，同步门控模块121包括第一同步门控单元1211以及第二同步门控单元1212。其中，第一同步门控单元1211连接外部晶振电路，接收第一时钟信号clk0，并连接互锁模块122以接收第一切换控制信号p1，对第一切换控制信号p1进行跨时钟域处理，以及对第一时钟信号clk0进行遮蔽，根据跨时钟域处理后的第一切换控制信号p1而选择性地输出遮蔽后的第一时钟信号clk0，并产生第一反馈信号l1。

第二同步门控单元1212接收第二时钟信号clk1，并连接互锁模块122以接收第二切换控制信号p2，对第二切换控制信号p2进行跨时钟域处理，以及对第二时钟信号clk1进行遮蔽，根据跨时钟域处理后的第二切换控制信号p2而选择性地输出遮蔽后的第二时钟信号clk1，并产生第二反馈信号l2。

其中，互锁模块122接收第一同步门控单元1211的第一反馈信号l1，根据第一反馈信号l1和时钟选择信号sel而产生第二切换控制信号p2。互锁模块122还接收第二同步门控单元1212的第二反馈信号l2，根据第二反馈信号l2和时钟选择信号sel而产生第一切换控制信号p1，以使第一切换控制信号p1和第二切换控制信号p2互锁。进而使得时钟输出模块123输出的第一时钟信号clk0以及第二时钟信号clk1无毛刺。

请参见图4，为图3所示的时钟产生电路的一具体实施例的结构示意图。其中，第一同步门控单元1211包括：跨时钟域子单元13、门控器14以及反馈子单元15。其中，跨时钟域子单元13接收第一时钟信号clk0作为时钟信号，并从互锁模块122接收第一切换控制信号p1，对第一切换控制信号p1进行跨时钟域处理，并以跨时钟域处理后的第一切换信号p1作为使能信号。门控器14包括使能端en、时钟输入端in以及时钟输出端out。其中，门控器14的使能端en接收使能信号，时钟输入端in接收第一时钟信号clk0，以根据使能信号而对第一时钟信号clk0进行遮蔽，并选择性的在时钟输出端out输出遮蔽后的第一时钟信号clk0。反馈子单元15连接跨时钟域子单元13，以接收使能信号，对使能信号反相后以产生第一反馈信号l1。

第二同步门控单元1212包括：跨时钟域子单元13、门控器14以及反馈子单元15。其中，跨时钟域子单元13接收第二时钟信号clk1作为时钟信号，并从互锁模块122接收第二切换控制信号p2，对第二切换控制信号p2进行跨时钟域处理，并以跨时钟域处理后的第二切换信号p2作为使能信号。门控器14包括使能端en、时钟输入端in以及时钟输出端out。其中，门控器14的使能端en接收使能信号，时钟输入端in接收第二时钟信号clk1，以根据使能信号而对第二时钟信号clk1进行跨时钟域处理，并选择性的在时钟输出端out输出遮蔽后的第二时钟信号clk1。反馈子单元15连接跨时钟域子单元13，以接收使能信号，对使能信号反相后以产生第二反馈信号l2。

具体的，在一实施例中，跨时钟域子单元13包括：第一寄存器r1以及第二寄存器r2。第一同步门控单元1211中的跨时钟域子单元13中的第一寄存器r1的时钟端用于接收第一时钟信号clk0，其数据输入端用于接收第一切换信号p1，其复位端用于接收复位信号rst_n。第二寄存器r2时钟端用于接收第一时钟信号clk0，其数据输入端连接第一寄存器的数据输出端，其复位端用于接收复位信号rst_n，其数据输出端用于输出跨时钟域处理后的第一切换控制信号p1以作为使能信号。第二同步门控单元1212中的跨时钟域子单元13中的第一寄存器r1的时钟端用于接收第二时钟信号clk1，其数据输入端用于接收第二切换信号p2，其复位端用于接收复位信号rst_n。第二寄存器r2时钟端用于接收第二时钟信号clk1，其数据输入端连接第一寄存器的数据输出端，其复位端用于接收复位信号rst_n，其数据输出端用于输出跨时钟域处理后的第二切换控制信号p2以作为使能信号。

反馈子单元15包括：反相器n以及第三寄存器r3。其中，在第一同步门控单元1211中，反相器n的输入端连接跨时钟域子单元13的输出端，以接收使能信号并对使能信号进行反相。其中，使能信号为跨时钟域处理的第一切换控制信号p1。第三寄存器r3的时钟端用于接收第一时钟信号clk0，其数据输入端用于连接反相器n的输出端，其复位端用于接收复位信号rst_n，其数据输出端用于输出第一反馈信号l1。在第二同步门控单元1212中，反相器n的输入端连接跨时钟域子单元13的输出端，以接收使能信号并对使能信号进行反相。其中，使能信号为跨时钟域处理后的第二切换控制信号p2。第三寄存器r3的时钟端用于接收第二时钟信号clk1，其数据输入端用于连接反相器n的输出端，其复位端用于接收复位信号rst_n，其数据输出端用于输出第二反馈信号l2。本申请中，第三寄存器r3选用置位寄存器，从而能够保证反馈信号复位时保持常1。

具体的，在一实施例中，互锁模块122包括非门b以及第一与门a1、第二与门a2。其中，非门b的输入端用于接收时钟选择信号sel。第一与门a1的第一输入端用于连接非门b的输出端，第一与门a1的第二输入端用于接收第二反馈信号l2，第一与门a1的输出端用于产生第一切换控制信号p1。第二与门a2的第一输入端用于接收时钟选择信号sel，第二与门a2的第二输入端用于接收第一反馈信号l1，其输出端用于产生第二切换控制信号p2。

时钟输出模块123包括：或门c，或门c的第一输入端用于连接第一同步门控单元1211，其第二输入端用于连接第二同步门控单元1212，输出端选择性输出第一时钟信号clk0或第二时钟信号clk1。

本申请中，第一时钟信号clk0为源时钟信号，第二时钟信号clk1为锁相环电路11对源时钟信号倍频产生的倍频时钟信号。

本申请的时钟产生电路，对每一路时钟都有对应同步门控单元对切换控制信号进行时钟遮蔽，在切换过程中，能够将第一时钟信号和第二时钟信号对应的切换控制信号互锁，从而保证在时钟切换过程中选择输出的第一时钟信号或第二时钟信号无毛刺。并且，本申请的时钟产生电路输出的时钟信号一路为外部晶振电路提供的源时钟信号(第一时钟信号clk0)，另一路为锁相环电路输出的倍频时钟信号(第二时钟信号clk1)。因此，在锁相环电路发生异常不工作时，仍有时钟信号输出，且切换时不受锁相环输出时钟的影响，从而能够保证系统的可靠性。

如图5a-图5b所示，其为现有的时钟产生电路的第一时钟信号以及第二时钟信号切换时的波形示意图。其中，图5a为从第二时钟信号clk1切换至第一时钟信号clk0的切换波形图。如图所示，切换后的时钟信号clk_mux存在时钟毛刺q。图5b为从第一时钟信号clk0切换至第二时钟信号clk1的切换波形图。如图所示，切换后的时钟信号clk_mux存在时钟毛刺q。时钟毛刺的产生是时钟选择信号的不确定性导致的，时钟毛刺会严重影响系统的稳定性。

如图6a-图6b，其为图4的时钟产生电路的第一时钟信号以及第二时钟信号切换时的波形示意图。其中，图6a为从第二时钟信号clk1切换至第一时钟信号clk0的切换波形图。切换后的时钟信号clk_mux不存在时钟毛刺。图6b为从第一时钟信号clk0切换至第二时钟信号clk1的切换波形图。如图所示，切换后的时钟信号clk_mux不存在时钟毛刺。本申请的方案能够提高系统的稳定性。

请参见图7，为本发明芯片的一实施例的结构示意图。具体的，芯片70包括时钟产生电路71，时钟产生电路71为上述图1至图4任一实施例所示的时钟产生电路。具体的，本申请的时钟产生电路71对每一路时钟都有对应同步门控单元对切换控制信号进行跨时钟域处理，在切换过程中，能够将第一时钟信号和第二时钟信号对应的切换控制信号互锁，从而保证在时钟切换过程中选择输出的第一时钟信号或第二时钟信号无毛刺。并且，本申请的时钟产生电路输出的时钟信号一路为外部晶振电路提供的源时钟信号(第一时钟信号clk0)，另一路为锁相环电路输出的倍频时钟信号(第二时钟信号clk1)。以此，在锁相环电路发生异常不工作时，仍有时钟信号输出，且切换时不受锁相环输出时钟的影响，从而能够保证系统的可靠性。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。