一种高吞吐率的流水线电路的制作方法

1.本发明涉及集成电路技术领域，具体涉及一种高吞吐率的流水线电路。


背景技术：

2.现有技术中，集成电路的功能模块一般由组合电路和触发器串联组成，如图1所示。设各组合电路延迟为tc，各触发器延迟为tr。对于图1的逻辑电路，延迟为2tc+tr，吞吐率为1/(2tc+tr)。如果该模块数据处理的延迟太长，吞吐率太低，往往改为流水线电路来实现，以提高数据处理的吞吐率，如图2所示。此时每级流水线延迟为tc+tr，吞吐率为1/(tc+tr)。
3.随着集成电路工艺的不断进步，门电路延迟不断减小，组合电路的延迟也快速减小，但触发器的延迟却减小不多，使得每级流水线的延迟主要发生在触发器而非组合电路上，通过进一步切分组合电路增加流水线级数获得的延迟减小收益不断降低，吞吐率提升速度变慢。也就是说，传统流水线电路通过切分组合电路并增加流水线级数获得的吞吐率提升效果不佳。


技术实现要素：

4.本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、成本低廉、能够提升流水线电路吞吐率的高吞吐率的流水线电路。
5.为解决上述技术问题，本发明采用以下技术方案：
6.一种高吞吐率的流水线电路，输入数据经输入单元处理，然后并行送入第一组合处理单元和第二组合处理单元；经第一组合处理单元和第二组合处理单元处理之后的数据送入选择器；选择器处理后送入输出单元，由输出单元完成输出；输入时钟的第一路直接与输入单元相连，输入时钟的第二路则依次经二分频电路和反相器之后送入第一组合处理单元，所述二分频电路的输出送入第二组合处理单元，输入时钟的第三路则直接与输出单元相连。
7.作为本发明的进一步改进：输入单元包括依次相连的第一触发器和第一组合电路，输入数据和输入时钟均与第一触发器连接。
8.作为本发明的进一步改进：输出单元包括依次相连的第四触发器和第四组合电路，经选择器之后的数据与第四触发器相连，输入时钟也与第四触发器相连。
9.作为本发明的进一步改进：所述第一组合处理单元包括依次相连的第二触发器、第二组合电路和第三组合电路；所述第二组合处理单元包括依次相连的第三触发器、第五组合电路和第六组合电路。
10.作为本发明的进一步改进：本发明的详细结构为：
11.第一触发器的输入端d连接输入数据，输入端clk连接输入时钟，输出端q连接第一组合电路的输入端。
12.第二触发器的输入端d连接第一组合电路的输出端，输入端clk连接反相器的输
出，输出端q连接第二组合电路的输入端。
13.第三触发器的输入端d连接第一组合电路的输出端，输入端clk连接二分频电路的输出，输出端q连接第五组合电路的输入端。
14.第四触发器的输入端d连接选择器的输出端，输入端clk连接输入时钟，输出端q连接第四组合电路的输入端。
15.第一组合电路的输入端连接第一触发器的输出端q，输出端连接第二触发器的输入端d和第三触发器的输入端d。
16.第二组合电路的输入端连接第二触发器的输出端q，输出端连接第三组合电路的输入端。
17.第三组合电路的输入端连接第二组合电路的输出端q，输出端连接选择器的输入端0。
18.第四组合电路13的输入端连接第四触发器的输出端q，输出端连接输出数据。
19.第五组合电路的输入端连接第三触发器的输出端q，输出端连接第六组合电路的输入端。第五组合电路与第二组合电路完全一致。
20.第六组合电路的输入端连接第五组合电路的输出端q，输出端连接选择器的输入端1。第六组合电路与第三组合电路完全一致。
21.二分频电路的输入端连接输入时钟，输出端连接反相器的输入端、第三触发器的输入端clk和选择器的输入端s。
22.作为本发明的进一步改进：所述反相器的输入端连接二分频电路，输出端连接第二触发器的输入端clk。选择器的输入端s连接二分频电路的输出端，输入端1连接第六组合电路的输出端，输入端0连接第三组合电路的输出端。
23.与现有技术相比，本发明的优点在于：
24.本发明的高吞吐率的流水线电路，结构简单、成本低廉，无需提高流水线电路工作频率，简便易行，最终能够优化流水线电路的时序方案，较大提升了流水线电路的吞吐率，通过采用本发明的上述方案，能够在保证模块数据处理功能的前提下，将整个电路的吞吐率提高为1/(tc+tr/2)。
附图说明
25.图1为现有技术中一种集成电路功能模块的拓扑结构示意图。
26.图2为现有技术中另一种集成电路功能模块的拓扑结构示意图。
27.图3是本发明在具体应用实例中的拓扑结构示意图。
28.图4是本发明在具体应用实例中二分频电路的示意图。
29.在图3
‑
4中：1第一触发器、2二分频电路、3反相器、4第一组合电路、5第二触发器、6第三触发器、7第二组合电路、8第三组合电路、9第五组合电路、10第六组合电路、11选择器、12第四触发器、13第四组合电路。
具体实施方式
30.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于
本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
31.如图3所示，一种高吞吐率的流水线电路，输入数据经输入单元处理，然后并行送入第一组合处理单元和第二组合处理单元；数据分别经第一组合处理单元和第二组合处理单元之后送入选择器11；选择器11处理后送入输出单元，数据由输出单元完成输出；输入时钟的第一路直接与输入单元相连，输入时钟的第二路则依次经二分频电路2和反相器3之后分别送入第一组合处理单元、第二组合处理单元，输入时钟的第三路则直接与输出单元相连。
32.在具体应用实例中：输入单元包括依次相连的第一触发器1和第一组合电路4，输入数据和输入时钟均与第一触发器1连接。
33.在具体应用实例中：输出单元包括依次相连的第四触发器12和第四组合电路13，经选择器11之后的数据与第四触发器12相连，输入时钟也与第四触发器12相连。
34.在具体应用实例中：第一组合处理单元包括依次相连的第二触发器5、第二组合电路7和第三组合电路8；第二组合处理单元包括依次相连的第三触发器6、第五组合电路9和第六组合电路10。
35.在一个优化的具体应用实例中，本发明的详细结构为：
36.第一触发器1的输入端d连接输入数据，输入端clk连接输入时钟，输出端q连接第一组合电路4的输入端。
37.第二触发器5的输入端d连接第一组合电路4的输出端，输入端clk连接反相器3的输出，输出端q连接第二组合电路7的输入端。
38.第三触发器6的输入端d连接第一组合电路4的输出端，输入端clk连接二分频电路2的输出，输出端q连接第五组合电路9的输入端。
39.第四触发器12的输入端d连接选择器11的输出端，输入端clk连接输入时钟，输出端q连接第四组合电路13的输入端。
40.第一组合电路4的输入端连接第一触发器1的输出端q，输出端连接第二触发器5的输入端d和第三触发器6的输入端d。
41.第二组合电路7的输入端连接第二触发器5的输出端q，输出端连接第三组合电路8的输入端。
42.第三组合电路8的输入端连接第二组合电路7的输出端q，输出端连接选择器11的输入端0。
43.第四组合电路13的输入端连接第四触发器12的输出端q，输出端连接输出数据。
44.第五组合电路9的输入端连接第三触发器6的输出端q，输出端连接第六组合电路10的输入端。第五组合电路9与第二组合电路7完全一致。
45.第六组合电路10的输入端连接第五组合电路9的输出端q，输出端连接选择器11的输入端1。第六组合电路10与第三组合电路8完全一致。
46.二分频电路2的输入端连接输入时钟，输出端连接反相器3的输入端、第三触发器6的输入端clk和选择器11的输入端s。
47.在具体应用实例中，本发明进一步提供一种优选的二分频电路2，如图4所示。反相器3的输入端连接二分频电路2，输出端连接第二触发器5的输入端clk。选择器11的输入端s
连接二分频电路2的输出端，输入端1连接第六组合电路10的输出端，输入端0连接第三组合电路8的输出端。
48.尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。