时钟数据恢复电路的制作方法

1.本发明涉及电子电路技术领域，尤其涉及一种时钟数据恢复电路。


背景技术：

2.baud rate(比特率)时钟数据恢复(clock and data recovery，简称cdr)是高速串行链路收发器的重要电路，cdr可以根据数据信息恢复出时钟信息。所谓baud rate cdr是相对于2x
‑
oversampled cdr而言，baud rate cdr对输入信号的采样率为输入数据的波特率，而2x
‑
oversampled cdr的采样率为输入数据波特率的两倍，其优点在于降低采样率，进而降低电路功耗。
3.现有技术中，baud rate cdr多采用muller
‑
muller cdr方案，采用数据信号和误差信号构建相位误差方程，相位误差方程用来表征相位是采样过早还是采样过迟，如果过早则调整时钟相位往迟的方向移动，如果过迟则调整时钟相位往过早的方向移动，最终稳定后相位在收敛点附近抖动。
4.但是，该cdr对脉冲响应波形的要求很高，这就需要前向反馈均衡(feed forward equalization，简称ffe)的前向增益十分合适，在没有合适的前向增益的情况下，容易导致采样点过早而不在眼图中间的情况，从而导致cdr无法收敛。


技术实现要素：

5.本发明提供一种时钟数据恢复电路，其主要目的在于降低原有时钟恢复电路对脉冲响应波形的要求，并解决采样相位偏早甚至不收敛的问题。
6.本发明实施例提供一种时钟数据恢复电路，包括：连续时间线性均衡器、判决反馈均衡器、第一比较模块、第二比较模块、第一选择器、第二选择器、第一采样器、第二采样器和第三采样器，所述第一比较模块包括第一负信号输入端、第二负信号输入端、第一正信号输入端、第二正信号输入端、第一输出端和第二输出端，所述第二比较模块包括第三负信号输入端、第四负信号输入端、第三正信号输入端、第四正信号输入端、第三输出端和第四输出端；
7.所述连续时间线性均衡器的输入端与输入信号连接，所述连续时间线性均衡器的输出端与所述判决反馈均衡器的输入端连接，所述判决反馈均衡器的输出端分别与所述第一比较模块的第一正信号输入端、所述第一比较模块的第二正信号输入端、所述第二比较模块的第三正信号输入端、所述第二比较模块的第四正信号输入端连接，所述第一负信号输入端电压为vref+cdr_ofs，所述第二负信号输入端电压为verf
‑
cdr_ofs，所述第三负信号输入端电压为
‑
vref+cdr_ofs，所述第四负信号输入端电压为
‑
verf
‑
cdr_ofs，其中，verf和cdr_ofs为正数；
8.所述第一比较模块的第一输出端、第二输出端分别与所述第一选择器的第一输入端、第二输入端连接，所述第二比较模块的第三输出端、第四输出端分别与所述第二选择器的第一输入端、第二输入端连接；
9.所述判决反馈均衡器的输出端还与第一采样器的采样输入端连接，所述第一采样器的第一输出端分别与所述第一选择器的使能控制端、所述第二选择器的使能控制端连接，所述第一输出端用于输出上一时刻的采样数据；
10.所述第一选择器的输出端与所述第二采样器的采样输入端连接，所述第二选择器的输出端与所述第三采样器的采样输入端连接；
11.所述第二采样器的输出端用于输出第一误差信息，所述第三采样器用于输出所述第二误差信息，所述第一采样器的第二输出端用于输出当前时刻采样数据。
12.优选地，对于所述第一比较模块，若所述第一正信号输入端的电压大于所述第一负信号输入端，则所述第一输出端为高电平，若所述第一正信号输入端的电压小于所述第一负信号输入端，则所述第一输出端为低电平；若所述第二正信号输入端的电压大于所述第二负信号输入端，则所述第二输出端为高电平，若所述第二正信号输入端的电压小于所述第二负信号输入端，则所述第二输出端为低电平。
13.优选地，所述第一比较模块包括第一比较器和第二比较器，所述第一比较器的负信号输入端为所述第一比较模块的第一负信号输入端，所述第一比较器的正信号输入端为所述第一比较模块的第一正信号输入端，所述第一比较器的输出端为所述第一比较模块的第一输出端；
14.所述第二比较器的负信号输入端为所述第一比较模块的第二负信号输入端，所述第二比较器的正信号输入端为所述第一比较模块的第二正信号输入端，所述第二比较器的输出端为所述第二比较模块的第二输出端。
15.优选地，所述第一比较器和所述第二比较器均为电压比较器。
16.优选地，对于所述第二比较模块，若所述第三正信号输入端的电压大于所述第三负信号输入端，则所述第三输出端为高电平，若所述第三正信号输入端的电压小于所述第三负信号输入端，则所述第三输出端为低电平；若所述第四正信号输入端的电压大于所述第四负信号输入端，则所述第四输出端为高电平，若所述第四正信号输入端的电压小于所述第四负信号输入端，则所述第四输出端为低电平。
17.优选地，所述第二比较模块包括第三比较器和第四比较器，所述第三比较器的负信号输入端为所述第二比较模块的第三负信号输入端，所述第三比较器的正信号输入端为所述第二比较模块的第三正信号输入端，所述第三比较器的输出端为所述第二比较模块的第三输出端；
18.所述第四比较器的负信号输入端为所述第二比较模块的第四负信号输入端，所述第四比较器的正信号输入端为所述第二比较模块的第四正信号输入端，所述第四比较器的输出端为所述第二比较模块的第四输出端。
19.优选地，所述第三比较器和所述第四比较器均为电压比较器。
20.优选地，所述第一采样器的时钟信号输入端、所述第二采样器的时钟信号输入端、所述第三采样器的时钟信号输入端均与同一时钟源连接。
21.优选地，若所述第一采样器的第一输出端为0，则所述第一选择器工作，所述第二选择器不工作，若所述第一采样器的第一输出端为1，则所述第一选择器不工作，所述第二选择器工作。
22.本发明提出的一种时钟数据恢复电路，通过在参考电压中加入调整信号cdr_ofs，
来保证时钟数据恢复电路收敛，从而降低了时钟数据恢复电路收敛时对脉冲响应波形的要求；并且通过比较现有时钟数据恢复电路与本发明提出时钟数据恢复电路在脉冲响应仿真时的眼图，本发明的眼宽大于原有眼宽，并且左右基本对称，采样点基本在眼图中间，说明本发明提出的时钟数据恢复电路的采样点基本不会偏早，也不会偏晚。
附图说明
23.图1为现有技术中cdr实现方法电路图；
24.图2为对现有技术中在ffe前向均衡合适时cdr进行脉冲响应后的波形图；
25.图3为现有技术中cdr进行采样的时序图；
26.图4为现有技术中在ffe前向均衡不足时的脉冲响应波形图；
27.图5为现有技术中ffe前向均衡不足时的眼图；
28.图6为本发明实施例提出一种时钟数据恢复电路的电路图；
29.图7为本发明实施例中一种时钟数据恢复电路在前向增益均衡合适时的脉冲响应图；
30.图8为本发明实施例中一种时钟数据恢复电路在前向增益均衡后的眼图。
31.本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
32.附图说明：
33.10，连续时间线性均衡器；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
20，判决反馈均衡器；
34.30，第一比较模块；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
40，第二比较模块；
35.50，第一选择器；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
60，第二选择器；
36.70，第一采样器；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
80，第二采样器；
37.90，第三采样器；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
301，第一负信号输入端；
38.302，第二负信号输入端；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
303，第一正信号输入端；
39.304，第二正信号输入端；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
305，第一输出端；
40.306，第二输出端；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
401，第三负信号输入端；
41.402，第四负信号输入端；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
403，第三正信号输入端；
42.404，第四正信号输入端；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
405，第三输出端；
43.406，第四输出端；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
31，第一比较器；
44.32，第二比较器；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
41，第三比较器；
45.42，第四比较器；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
701，第一采样器的第一输出端；
46.702，第一采样器的第二输出端；
ꢀꢀꢀꢀꢀ
801，第二采样器的第二输出端；
47.901，第三采样器的第二输出端。
具体实施方式
48.应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
49.为了更好的说明本方案，先对需要用到的名词进行解释，如下：
50.isi(inter symbol interference)，码间干扰。
51.dfe(decision feedback equalization)，判决反馈均衡器。
52.ctle(continuous time linear equalization)，连续时间线性均衡器。
53.ffe(feed forward equalization)，前向反馈均衡。
54.图1为现有技术中cdr实现方法电路图，如图1所示，输入信号经过ctle和dfe均衡之后，直接采样得到数据信息b(k)，和参考电平比较后进行采样输出误差信息ep(k)和en(k)，ep[k]∈[1，
‑
1]，en[k]∈[1，
‑
1]，b[k]∈[1，
‑
1]。
[0055]
该cdr的相位误差方程如下，定义通道脉冲响应为h：
[0056]
γ(k+τ)＝e[k
‑
1]b[k]
‑
e[k]b[k
‑
1]，
[0057]
e[k]＝sign(y[k]
‑
b[k]vref),vref＝h(τ)，
[0058]
其期望为：
[0059]
e(γ(k+τ))＝h(τ
‑
1)
‑
h(τ+1)，
[0060]
上述方程中，τ为采样相位，γ为相位误差，当b[k]＝1时，e[k]＝ep(k)，当b[k]＝
‑
1时，e[k]＝en(k)，cdr收敛后相位满足：
[0061]
h(τ
‑
1)＝h(τ+1)。
[0062]
图2为对现有技术中在ffe前向均衡合适时cdr进行脉冲响应后的波形图，图3为现有技术中cdr进行采样的时序图，结合图2和图3，以b(k
‑
1)＝1，b(k)＝
‑
1为例，时钟上升沿采样，边沿在最佳相位时，k
‑
1时刻信号幅度接近vref+，k时刻信号幅度接近vref
‑
。
[0063]
从图3中可以看出，位于中间虚线左边属于过早采样的情况，位于中间虚线右边属于过晚采样的情况。
[0064]
对于过早采样的情况，相当于图3中的曲线向左平移一些，此种情况下可以看出e(k
‑
1)＝1，e(k)＝1，代入误差方程γ＝
‑
2，此时时钟采样偏早，主要导致k时刻采样信号幅度小。
[0065]
对于过晚采样的情况，相当于图3中的曲线向右平移一些，此种情况下可以看出e(k
‑
1)＝
‑
1，e(k)＝
‑
1，代入误差方程γ＝2，此时时钟采样偏晚，主要导致k＝
‑
1时刻采样信号幅度偏小。
[0066]
上述方法需要满足h(τ
‑
1)＝h(τ+1)，在不满足此条件的情况下，cdr无法收敛，即相位无法锁定，通常经过dfe均衡之后h(τ+1)＝0，因此，最终收敛时h(τ
‑
1)＝0，这样就对脉冲响应波形较高，并且需要合适的ffe前向增益，在没有ffe前向均衡情况下，为了达到h(τ
‑
1)＝0，导致采样点过于早不再眼图中间的情况，甚至导致cdr无法收敛。
[0067]
图4为现有技术中在ffe前向均衡不足时的脉冲响应波形图，如图4所示，在ffe前向均衡不足时，采样点会过早，h(τ)偏离脉冲响应峰值点较左，并且导致很大的dfe增益。
[0068]
图5为现有技术中ffe前向均衡不足时的眼图，如图5所示，以时间为0的地方向左或者向右看，眼图左边较小，时钟相位明显偏早，眼图可以评价信号质量，该眼宽较小，误码率会相对较高。
[0069]
为了改进现有cdr电路，解决现有技术中对脉冲响应波形要求高，采样相位偏早甚至不收敛的问题，本发明实施例主要的技术构思为：通过可控制量cdr_ofs调整收敛相位，其原理是让收敛方程满足如下公式：
[0070]
h(τ
‑
1)
‑
cdr_ofs＝h(τ+1)，
[0071]
在原来收敛方程h(τ
‑
1)＝h(τ+1)上增加一个可控制量cdr_ofs，这样可以通过调整cdr_ofs来调整收敛相位。
[0072]
满足此方程的相位误差方程依然设计为如下公式：
[0073]
γ(k+τ)＝e[k
‑
1]b[k]
‑
e[k]b[k
‑
1]；
[0074]
只是修改e[k]的表达方式，修改后的表达方式如下：
[0075]
e[k]＝sign(y[k]
‑
b[k]vref+b[k
‑
1]cdr_ofs)，
[0076]
分别求期望：
[0077]
e(e[k
‑
1]b[k])＝h(τ
‑
1)，
[0078]
e(e[k]b(k
‑
1))＝h(τ+1)+cdr_ofs，
[0079]
最终误差期望为0时：
[0080]
h(τ
‑
1)＝h(τ+1)+cdr_ofs。
[0081]
在新的误差方程的指导下提出本发明实施例的时钟数据恢复电路，图6为本发明实施例提出一种时钟数据恢复电路的电路图，如图6所示，该电路包括：
[0082]
连续时间线性均衡器10、判决反馈均衡器20、第一比较模块30、第二比较模块40、第一选择器50、第二选择器60、第一采样器70、第二采样器80和第三采样器90，所述第一比较模块包括第一负信号输入端301、第二负信号输入端302、第一正信号输入端303、第二正信号输入端304、第一输出端305和第二输出端306，所述第二比较模块包括第三负信号输入端401、第四负信号输入端402、第三正信号输入端403、第四正信号输入端404、第三输出端405和第四输出端406；
[0083]
所述连续时间线性均衡器的输入端与输入信号连接，所述连续时间线性均衡器的输出端与所述判决反馈均衡器的输入端连接，所述判决反馈均衡器的输出端分别与所述第一比较模块的第一正信号输入端、所述第一比较模块的第二正信号输入端、所述第二比较模块的第三正信号输入端、所述第二比较模块的第四正信号输入端连接，所述第一负信号输入端电压为vref+cdr_ofs，所述第二负信号输入端电压为verf
‑
cdr_ofs，所述第三负信号输入端电压为
‑
vref+cdr_ofs，所述第四负信号输入端电压为
‑
verf
‑
cdr_ofs，其中，verf和cdr_ofs为正数；
[0084]
所述第一比较模块的第一输出端、第二输出端分别与所述第一选择器的第一输入端、第二输入端连接，所述第二比较模块的第三输出端、第四输出端分别与所述第二选择器的第一输入端、第二输入端连接；
[0085]
所述判决反馈均衡器的输出端还与第一采样器的采样输入端连接，所述第一采样器的第一输出端701分别与所述第一选择器的使能控制端、所述第二选择器的使能控制端连接，所述第一输出端用于输出上一时刻的采样数据；
[0086]
所述第一选择器的输出端与所述第二采样器的采样输入端连接，所述第二选择器的输出端与所述第三采样器的采样输入端连接；
[0087]
所述第二采样器的输出端用于输出第一误差信息，所述第三采样器用于输出所述第二误差信息，所述第一采样器的第二输出端702用于输出当前时刻采样数据。
[0088]
具体地，本发明实施例中从原来参考电平的vref，分成vref+cdr_ofs和vref
‑
cdr_ofs，再经过选择输出误差信号；原参考电平
‑
vref分成
‑
vref+cdr_ofs和
‑
vref
‑
cdr_ofs，再经过选择输出误差信号。
[0089]
因此，本发明实施例中的时钟数据恢复电路包括如下器件：
[0090]
连续时间线性均衡器、判决反馈均衡器、第一比较模块、第二比较模块、第一选择器、第二选择器、第一采样器、第二采样器、第三采样器。
[0091]
输入信号经过连续时间线性均衡器和判决反馈均衡器，ctle是接收端(rx)的模拟滤波器，ctle可以是有源或无源电路，当高速数字信号通过有损通道传输时，接收端ctle用于提高信号的高频分量以补偿高频通道损耗。
[0092]
判决反馈均衡器是由两个横向滤波器和一个判决器构成。这两个横向滤波器是前馈滤波器(fff，feed forward filter)和反馈滤波器(fbf，feedback filter)。dfe通常用于serdes接收机(rx)中，以消除有损通道引起的符号间干扰(isi)。
[0093]
判决反馈均衡器的输出信号分别输入到第一比较模块的第一正信号输入端、第二正信号输入端、第二比较模块的第三正信号输入端、第四正信号输入端连接，第一比较模块中第一负信号输入端、第二负信号输入端连接固定电压，其大小为vref+cdr_ofs，第二负信号输入端连接固定电压verf
‑
cdr_ofs；第二比较模块中第三负信号输入端、第四负信号输入端连接固定电压，第三负信号输入端连接固定电压
‑
vref+cdr_ofs，第四负信号输入端电压为
‑
verf
‑
cdr_ofs。
[0094]
对于第一比较模块，若第一正信号输入端的电压大于vref+cdr_ofs，则第一输出端为高电平，本发明实施例中，高电平用1表示，低电平用0表示。若第一正信号输入端的电压小于vref+cdr_ofs，则第一输出端为低电平。若第二正信号输入端的电压大于verf
‑
cdr_ofs，则第二输出端为高电平，若第二正信号输入端的电压小于verf
‑
cdr_ofs，则第二输出端为低电平。
[0095]
在具体实现该方案时，第一比较模块由第一比较器31和第二比较器32两个组成，第一比较器的负信号输入端为第一比较模块的第一负信号输入端，第一比较器的正信号输入端为第一比较模块的第一正信号输入端，第一比较器的输出端为第一比较模块的第一输出端；第二比较器的负信号输入端为第一比较模块的第二负信号输入端，第二比较器的正信号输入端为第一比较模块的第二正信号输入端，第二比较器的输出端为第一比较模块的第二输出端。
[0096]
第一比较器和第二比较器均为电压比较器。
[0097]
同样地，对于第二比较模块，若第三正信号输入端的电压大于
‑
vref+cdr_ofs，则第三输出端为高电平。若第三正信号输入端的电压小于
‑
vref+cdr_ofs，则第三输出端为低电平。若第四正信号输入端的电压大于
‑
verf
‑
cdr_ofs，则第四输出端为高电平，若第四正信号输入端的电压小于
‑
verf
‑
cdr_ofs，则第四输出端为低电平。
[0098]
在具体实现该方案时，第二比较模块由第三比较器41和第四比较器42两个组成，第三比较器的负信号输入端为第二比较模块的第三负信号输入端，第三比较器的正信号输入端为第二比较模块的第三正信号输入端，第三比较器的输出端为第二比较模块的第三输出端；第四比较器的负信号输入端为第二比较模块的第四负信号输入端，第四比较器的正信号输入端为第二比较模块的第四正信号输入端，第四比较器的输出端为第二比较模块的第四输出端。
[0099]
第三比较器和第四比较器均为电压比较器。
[0100]
判决反馈均衡器输出信号还与第一采样器的信号输入端连接，第一采样器对其进行采样，并将上一时刻的采样数据与第一选择器、第二选择器的使能控制端连接，当上一时刻的采样数据为0时，即b(k
‑
1)＝0时，第一选择器开始工作，第二选择器不工作；当上一时刻的采样数据为1时，即b(k
‑
1)＝1时，第一选择器不工作，第二选择器工作。
[0101]
当第一选择器工作时，对第一选择器的两个输入信号(即第一比较模块的第一输出端和第二输出端两个信号)进行选择，然后输出信号给第二采样器，第二采样器对其采样，第二采样器的输出端802输出误差信号en(k)；当第二选择器工作时，对第二选择器的两个输入信号(即第二比较模块的第三输出端和第四输出端两个信号)进行选择，第三采样器对其采样，第二采样器的输出端902输出误差信号ep(k)。
[0102]
且，第一采样器的时钟信号输入端、第二采样器的时钟信号输入端、第三采样器的时钟信号输入端均与同一时钟源连接。
[0103]
在具体实施过程中，以第k次采样为例，b(k
‑
1)表示上一时刻数据信息，输入信号和参考电平进行比较，输入相应的选择器，并选择合适的误差信号en(k)或ep(k)。
[0104]
b(k
‑
1)为0时比较信号的路径选择+cdr_ofs的路径，b(k
‑
1)为1时比较信号的路径选择
‑
cdr_ofs的路径。
[0105]
为了验证本发明实施例的有效性，图7为本发明实施例中一种时钟数据恢复电路在前向增益均衡合适时的脉冲响应图，如图7所示，可以看出，该方案可以通过调整cdr_ofs来保证了cdr收敛，或者采样相位不至于过早。在本发明实施例中，相较于图4中的h(t)，新方案h(t)向右移动，h(t
‑
1)保留一定的isi。
[0106]
图8为本发明实施例中一种时钟数据恢复电路在前向增益均衡后的眼图，如图8所示，从时间为0的位置为基础看，该眼图左右基本对称，并且cdr采样点基本在眼图中间。眼图可以评价信号质量，本发明实施例中眼图的眼高和眼宽都比现有技术中的大，较大的眼高和眼宽可以实现更低的误码率，意味着更优异的性能。
[0107]
在具体使用该时钟数据恢复电路的过程中，根据电路中得到误差信息en、ep和数据信息b，根据误差方程：
[0108]
γ(k+τ)＝e[k
‑
1]b[k]
‑
e[k]b[k
‑
1]；
[0109]
构造真值表，代入真值表得到相位信息，真值表构建如表1所示，真值表中用0表示
‘‑1’
，e[k]根据b[k]来选择是ep(k)还是en(k)，当b[k]＝1时，e[k]＝ep(k)，当b[k]＝
‑
1时e[k]＝en(k)。
[0110]
表1
[0111]
[0112]
通过以上真值表，可以得到采样过早和过晚的信息，以第一行为例，表示b(k
‑
1)＝0，b(k)＝0，en(k
‑
1)＝1，en(k)＝0时相位过早，那么根据该真值表调整b(k
‑
1)和b(k)的值，以避免采样过早或者过晚。
[0113]
本发明提出的一种时钟数据恢复电路，通过在参考电压中加入调整信号cdr_ofs，来保证时钟数据恢复电路收敛，从而降低了时钟数据恢复电路收敛时对脉冲响应波形的要求；并且通过比较现有时钟数据恢复电路与本发明提出时钟数据恢复电路在脉冲响应仿真时的眼图，本发明的眼宽大于原有眼宽，并且左右基本对称，采样点基本在眼图中间，说明本发明提出的时钟数据恢复电路的采样点基本不会偏早，也不会偏晚。
[0114]
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存。易失性存储器可包括随机存取存储器(ram)或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram(sram)、动态ram(dram)、同步dram(sdram)、双数据率sdram(ddrsdram)、增强型sdram(esdram)、同步链路(synchlink)dram(sldram)、存储器总线(rambus)直接ram(rdram)、直接存储器总线动态ram(drdram)、以及存储器总线动态ram(rdram)等。
[0115]
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。
[0116]
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。