存储器件及其形成方法与流程

本技术涉及存储器领域，尤其涉及一种存储器件及其形成方法。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏区与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

2、为了提高存储结构的集成度，现有动态随机存取存储器(dram)中的晶体管通常采用沟槽型的晶体管结构。但是现有的沟槽型的晶体管结构线宽已经微缩到极限，不能进一步提升dram的存储容量，因而怎样进一步提升dram的存储容量和存储密度是本领域技术人员亟待解决的问题。

技术实现思路

1、鉴于此，本技术提供了一种新型的存储器件及其形成方法，能进一步提升存储器件的存储容量和存储密度。

2、为此，本技术一些实施例提供了一种存储器件的形成方法，包括：

3、提供半导体衬底，所述半导体衬底中形成有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开，所述第一沟槽与相应的第二沟槽连通；在所述第一沟槽底部的半导体衬底中形成沿第一方向延伸的第三沟槽，所述第三沟槽的宽度小于所述第一沟槽底部的宽度；通过离子注入工艺，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区；在所述第一沟槽和第二沟槽的侧壁表面和底部表面形成栅介质层；形成填充满所述第三沟槽的第一介质层；在所述第二沟槽中以及第一介质层上的第一沟槽中形成金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；在所述金属栅极上的第一沟槽和第二沟槽中填充第二介质层；刻蚀所述第二沟槽中的部分金属栅极，将所述第二沟槽中的金属栅极沿第二方向断开；在所述有源区的顶部表面形成源区；在所述半导体衬底表面上形成与源区连接的电容器。

4、在一些实施例中，所述若干有源区呈行列排布。

5、在一些实施例中，所述若干有源区的形成过程包括：在所述半导体上形成沿第一方向延伸且相互平行的若干第一掩膜图形，相邻第一掩膜图形之间具有第一开口；在所述第一掩膜图形上形成沿第二方向延伸且相互平行的若干第二掩膜图形，相邻第二掩膜图形之间具有第二开口；以所述第二掩膜图形为掩膜，沿所述第二开口刻蚀所述第一掩膜图形，将所述第一掩膜图形沿第二方向断开，形成若干分立的块状掩膜图形；以所述块状掩膜图形为掩膜，刻蚀所述半导体衬底，在所述半导体衬底中形成与第一开口对应的第一沟槽以及与第二开口对应的第二沟槽，所述第一沟槽和第二沟槽之间剩余的半导体衬底为若干有源区。

6、在一些实施例中，所述第一掩膜图形和第二掩膜图形通过自对准双重图形工艺形成。

7、在一些实施例中，所述第一掩膜图形的形成过程包括：在所述半导体衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成沿第一方向延伸且相互之间平行排布的若干第一条状结构；在所述第一条状结构的侧壁和顶部表面以及第一条状结构之间的第一硬掩膜层上形成第一牺牲侧墙层；在所述第一条状结构之间填充第一填充层；去除所述第一条状结构侧壁表面的第一牺牲侧墙层，在第一条状结构和第一填充层之间形成第三开口；沿第三开口刻蚀所述第一硬掩膜层，在所述第一硬掩膜层中形成第一开口，剩余的第一硬掩膜层作为第一掩膜图形。

8、在一些实施例中，所述第二掩膜图形的形成过程包括：在所述半导体衬底和第一掩膜图形上形成第二硬掩膜层；在所述第二硬掩膜层上形成沿第二方向平行排布的若干第二条状结构；在所述第二条状结构的侧壁和顶部表面以及第二条状结构之间的第二硬掩膜层表面形成第二牺牲侧墙层；在所述第二条状结构之间填充第二填充层；去除所述第二条状结构侧壁表面的第二牺牲侧墙层，在第二条状结构和第二填充层之间形成第四开口；沿第四开口刻蚀所述第二硬掩膜层，在所述第二硬掩膜层中形成第二开口，剩余的第二硬掩膜层作为第二掩膜图形。

9、在一些实施例中，所述第三沟槽的宽度为所述第一沟槽底部宽度的3/4-1/4。

10、在一些实施例中，所述第三沟槽的形成过程包括：在所述第一沟槽中形成第三掩膜层，所说第三掩膜层中具有沿第一方向延伸且暴露出第一沟道底部的部分半导体衬底表面的第六开口；沿所述第六开口刻蚀所述半导体衬底，形成第三沟槽。

11、在一些实施例中，所述通过离子注入工艺，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区的过程包括：在所述第三沟槽中以及有源区顶部表面上形成第四掩膜层，所述第四掩膜层中具有沿第一方向延伸且暴露出第三沟槽两侧的半导体衬底的第七开口；沿所述第七开口对第七开口底部的半导体衬底进行第一离子注入，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区。

12、在一些实施例中，所述第一离子注入注入的杂质离子为n型杂质离子或p型杂质离子，所说第一离子注入的能量为20kev-100kev，剂量为1e13-1e22atom/cm2，角度为0-20度。

13、在一些实施例中，所述源区通过第二离子注入形成，所述源区中注入的杂质离子的类型与位线掺杂区中注入的杂质离子类型相同。

14、在一些实施例中，在所述半导体衬底表面上形成与源区连接的电容器的过程包括：在所述有源区和第二介质层上形成第三介质层；在所述第三介质层中形成暴露出所述源区表面的通孔；在所述通孔中形成接触插塞；在所述第三介质层上形成第四介质层；在所述第四介质层中形成暴露出所述接触插塞的电容孔；在所述电容孔中形成电容器。

15、在一些实施例中，对所述半导体衬底进行阱区掺杂，所述阱区掺杂的杂质离子的类型与源区和位线掺杂区中掺杂的杂质离子的类型相反。

16、本发明另一些实施例中还提供了一种存储器件，包括：

17、半导体衬底，所述半导体衬底中具有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开，所述第一沟槽与相应的第二沟槽连通；位于所述第一沟槽底部的半导体衬底中的沿第一方向延伸的第三沟槽，所述第三沟槽的宽度小于所述第一沟槽底部的宽度；位于所述第三沟槽两侧以及第一沟槽底部的半导体衬底中的位线掺杂区；位于所述第一沟槽和第二沟槽侧壁表面的栅介质层；填充满所述第三沟槽的第一介质层；位于所述第二沟槽中以及第一介质层上的第一沟槽中的金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面，且所述第二沟槽中的金属栅极沿第二方向断开；位于所述金属栅极上的第一沟槽和第二沟槽中填充第二介质层；位于所述有源区的顶部表面的源区；位于所述半导体衬底表面上与源区连接的电容器。

18、在一些实施例中，所述若干有源区呈行列排布。

19、在一些实施例中，所述第三沟槽的宽度为所述第一沟槽底部宽度的3/4-1/4。

20、在一些实施例中，所述位线掺杂区中掺杂的杂质离子为n型杂质离子或p型杂质离子。

21、在一些实施例中，所述源区中掺杂的杂质离子的类型与位线掺杂区中掺杂的杂质离子类型相同。

22、在一些实施例中，还包括：位于所述有源区和第二介质层上的第三介质层，在所述第三介质层中具有与源区连接的接触插塞；位于所述第三介质层上的第四介质层，所述第四介质层中具有暴露出所述接触插塞的电容孔，所述电容器位于所述电容孔中。

23、在一些实施例中，所述金属栅极的材料为w、al、cu、ag、au、pt、ni、ti、tin、tan、ta、tac、tasin、wn、wsi中的一种或几种。

24、本技术前述一些实施例中提供的存储器件的形成方法，在半导体衬底中形成有若干有源区，所述若干有源区之间通过沿第一方向延伸的若干第一沟槽以及沿第二方向延伸的若干第二沟槽分隔开后，在所述第一沟槽底部的半导体衬底中形成沿第一方向延伸的第三沟槽，所述第三沟槽的宽度小于所述第一沟槽底部的宽度；通过离子注入工艺，在所述第三沟槽两侧以及第一沟槽底部的半导体衬底中形成位线掺杂区；在所述第一沟槽和第二沟槽的侧壁表面和底部表面形成栅介质层；形成填充满所述第三沟槽的第一介质层；在所述第二沟槽中以及第一介质层上的第一沟槽中形成金属栅极，所述金属栅极的顶部表面低于所述有源区的顶部表面；在所述金属栅极上的第一沟槽和第二沟槽中填充第二介质层；刻蚀所述第二沟槽中的部分金属栅极，将所述第二沟槽中的金属栅极沿第二方向断开；在所述有源区的顶部表面形成源区；在所述半导体衬底表面上形成与源区连接的电容器。本技术存储器件的制作过程中，通过前述工艺形成若干垂直晶体管，每一个垂直晶体管包括一个相应的有源区，位于有源区侧壁表面的栅介质层，位于第一沟槽底部以及第三沟槽两侧的半导体衬底中的位线掺杂区，位于有源区顶部表面的源区，位于第一页沟槽和第二沟槽中环绕所述有源区的金属栅极，前述特定结构的垂直晶体管，由于源区和漏区是位于有源区的上下两侧，形成的沟道区位于有源区的侧壁，使得垂直晶体管占据的半导体衬底的面积会较小，使得单位面积上形成的垂直晶体管的数量可以增加，相应的使得后续单位面积上形成与每个晶体管的源区连接的电容器的数量也可以增加，从而提高存储器的存储容量和存储密度，并且这种特定结构的垂直晶体管能减小体效应，减少后续形成的电容器向衬底中产生的漏电流，提高存储器件的电学性能。