一种VPP端口的复用电路及VPP端口可复用的芯片的制作方法

一种vpp端口的复用电路及vpp端口可复用的芯片
技术领域
1.本发明属于芯片技术领域，具体涉及一种vpp端口的复用电路及vpp端口可复用的芯片。


背景技术：

2.目前，mcu(microcontroller unit，微控制单元)芯片通常都具备otp(one timeprogrammable)寄存器，以实现程序的烧录；因而，大多芯片都具有vpp(voltage peak
‑
peak，峰峰值)端口；但是，在现有的vpp端口设计中，其不具备拉电流输出和输出高电平的能力，即其不支持推免输出，其原因为：
3.在程序烧录时，需要向vpp端口接入高压，如果vpp端口有用于输出拉电流或输出高电平的pmos管，则会导致高压灌到芯片的供电电源vdd(voltage drain drain，电源电压)上，从而影响芯片的正常工作；因此，现有的vpp端口一般不设有输出拉电流的pmos管；由此，则会导致带有vpp端口的mcu芯片中，总有一个端口不兼具其它端口功能；如6脚的封装，除去vdd与gnd引脚外，仅剩3个io端口可做推挽输出，这就大大的限制了芯片的管脚复用功能；因此，如何实现vpp端口的复用功能，成为一个亟待解决的问题。


技术实现要素：

4.本发明的目的是提供一种vpp端口的复用电路及vpp端口可复用的芯片，以解决现有现有芯片的vpp端口无法支持推免输出的问题。
5.为了实现上述目的，本发明采用以下技术方案：
6.本发明提供了一种vpp端口的复用电路，包括：第一pmos管、电压选择电路以及pmos管控制电路单元；
7.所述电压选择电路的输入端分别电连接芯片的vdd端以及vpp端，所述电压选择电路的输出端分别电连接所述第一pmos管的衬底端以及所述pmos管控制电路单元的电压端，用于选择vdd端以及vpp端之间较大的电压作为输出电压；
8.所述第一pmos管的漏极电连接所述vdd端，所述第一pmos管的源极电连接所述vpp端；
9.所述pmos管控制电路单元的输入端电连接芯片的使能端，所述pmos管控制电路单元的输出端电连接所述第一pmos管的栅极，用于根据所述使能端输出的电平信号，导通或截止所述第一pmos管，其中，当所述芯片的使能端输出低电平时，所述第一pmos管的栅极电压等于所述vpp端的电压，以关断所述第一pmos管。
10.基于上述公开的内容，本发明通过在vpp端口上设置一个pmos管，以便利用第一pmos管输出高电平以及拉电流；同时，还设置有电压选择电路以及pmos管控制电路单元，从而来控制第一pmos管的导通与截止，从而在vpp端口接入高压时，完全关断第一pmos管，阻断vpp端口高压对芯片供电电源vdd的影响。
11.其实现原理为：首先通过电压选择电路将vpp端以及vdd端较大的电压作为输出电
压，即当vpp端接入高压时，第一pmos管的衬底端接入了vpp电位；其次，再利用pmos管控制电路单元控制第一pmos管栅极的电位，以实现第一pmos管的关断；即当芯片的使能端输出低电平时，第一pmos管的栅极电压等于vpp端的电压，而又由于第一pmos管的源极电连接vpp端，漏极电连接vdd端；因此，可使第一pmos管的源极与衬底之间无压差，故第一pmos管的pn结二极管不导通，同时，衬底与漏极的pn结二极管的阳极电压也小于阴极电压；所以，在vpp口端接入高压时，即可截止第一pmos管，阻断vpp端口高压对芯片供电电源vdd的影响。
12.通过上述设计，本发明在vpp端口增加了pmos管，使其在非烧录模式下，具备推挽输出或输出拉电流功能，从而与普通io功能相兼容，可被复用；且在烧录时，还不会引起vpp高压对芯片系统电源vdd的影响，提高了芯片的扩展应用范围。
13.在一个可能的设计中，所述使能端包括第一使能管脚以及第二使能管脚；
14.其中，所述pmos管控制电路单元包括第一或非门、第一电平转换电路、第一电平反相电路以及第二电平反相电路；
15.所述第一电平反相电路的输入端电连接所述第一使能管脚，所述第一电平反相电路的输出端电连接所述第一或非门的第一输入端，所述第一或非门的第二输入端电连接所述第二使能管脚；
16.所述第一或非门的输出端通过所述电平转换电路电连接所述第二电平反相电路的输入端，所述第二电平反相电路的输出端电连接所述第一pmos管的栅极，且所述第二电平反相电路的电压端电连接所述电压选择电路的输出端。
17.基于上述公开的内容，本发明公开了pmos管控制电路单元的具体电路结构，其实现原理为：当第一使能管脚输出低电平时，其通过第一电平反相电路变为高电平，然后通过或非门(由于第一使能管脚为高电平，因此无论第二使能管脚输入高电平还是低电平，通过或非门后，均为低电平)，即可变为低电平；而或非门输出的电平信号经过第一电平转换电路后不发生变化，但通过第二电平反相电路后，则会变为高电平；此时，第一pmos管的栅极也等于vpp电压；由此，即可截止第一pmos管，从而避免在烧录时vpp高压对芯片系统电源vdd的影响。
18.而当第二使能管脚输出低电平，第一使能管脚输出高电平时，第一或非门的输入端则为两个低电平，此时，输出端则为高电平，经过第二电平反相电路后，第一pmos管栅极上的电位则是低电平；由此，vpp端口即可输出高电平。
19.在一个可能的设计中，所述第一电平反相电路包括第一反相器，所述第二电平反相电路包括第二反相器。
20.基于上述公开的内容，本发明则通过反相器实现电平的反相，从而实现第一pmos管栅极电位的变换。
21.在一个可能的设计中，所述电压选择电路包括：第二pmos管以及第三pmos管；
22.所述第二pmos管的栅极电连接所述vpp端，所述第二pmos管的漏极电连接所述vdd端，所述第二pmos管的源极电连接所述第三pmos管的源极；
23.所述第三pmos管的栅极电连接所述vdd端，所述第三pmos管的漏极电连接所述vpp端。
24.基于上述公开的内容，本发明公开了电压选择电路的具体电路结构，其工作原理
为：如果vdd端正常供电，vpp端口不接高压，那么此时第二pmos管的栅极电压低，第二pmos管导通，漏极和源极则不会发生变换，即将漏极的电压抬升到vdd电压；而第三pmos管的栅极电压为高，第二pmos管关闭；如果进入烧录模式，此时，vpp端口接高压，第二pmos管的栅极接高压而关闭，第三pmos管的栅极接vdd电压而导通；因此，源极和漏极则会相互变换，即将源极电压抬升到vpp电位；由此，即可实现电压的选择功能。
25.在一个可能的设计中，所述复用电路还包括：开漏输出控制电路，其中，所述开漏输出控制电路的输入端电连接所述使能端，用于在所述vpp端的电压小于所述vdd端的电压时，根据所述使能端输出的电平信号，使所述vpp端实现开漏输出。
26.基于上述公开的内容，通过设置开漏输出控制电路，可在vpp端口的电压小于vdd端口的电压时(即表示处于非烧录模式)，实现端口的开漏输出功能，提高了vpp端口的功能。
27.在一个可能的设计中，所述开漏输出控制电路包括：nmos管以及nmos管控制电路；
28.所述nmos管的漏极电连接所述vpp端，所述nmos管的源极接地；
29.所述nmos管控制电路的输入端电连接所述使能端，所述nmos管控制电路的输出端电连接所述nmos管的栅极，其中，当所述使能端输出高电平时，所述nmos管的栅极电压等于所述vdd端的电压，以打开所述nmos管，实现所述vpp端的开漏输出。
30.在一个可能的设计中，所述使能端还包括：第三使能管脚以及第四使能管脚，其中，所述nmos管控制电路包括第二或非门、第二电平转换电路以及第三反相器；
31.所述第二或非门的第一输入端电连接所述第三使能管脚，所述第二或非门的第二输入端电连接所述第四使能管脚；
32.所述第二或非门的输出端通过所述第二电平转换电路电连接所述第三反相器的输入端，所述第三反相器的输出端电连接所述nmos管的栅极，且所述第三反相器的电压端电连接所述电压选择电路的输出端。
33.第二方面，本发明提供了一种vpp端口可复用的芯片，其中，所述芯片的vpp端上连接有第一方面或第一方面中任意一种可能设计的所述vpp端口的复用电路。
34.基于上述公开的内容，通过在芯片的vpp端口上连接前述复用电路，可使芯片的vpp端口实现推免输出，可被复用，提高了芯片的拓展应用范围。
附图说明
35.图1为本发明提供的vpp端口的复用电路的具体电路图；
36.图2是本发明提供的电压选择电路的具体电路图；
37.图3是本发明提供的第一pmos管的截止的等效示意图。
具体实施方式
38.下面结合附图及具体实施例来对本发明作进一步阐述。在此需要说明的是，对于这些实施例方式的说明虽然是用于帮助理解本发明，但并不构成对本发明的限定。本文公开的特定结构和功能细节仅用于描述本发明的示例实施例。然而，可用很多备选的形式来体现本发明，并且不应当理解为本发明限制在本文阐述的实施例中。
39.应当理解，尽管本文可能使用术语第一、第二等等来描述各种单元，但是这些单元
不应当受到这些术语的限制。这些术语仅用于区分一个单元和另一个单元。例如可以将第一单元称作第二单元,并且类似地可以将第二单元称作第一单元，同时不脱离本发明的示例实施例的范围。
40.应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，单独存在b，同时存在a和b三种情况；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，a/和b，可以表示：单独存在a，单独存在a和b两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。
41.实施例
42.本实施例第一方面所提供的vpp端口的复用电路，通过在vpp端口增加第一pmos管，可在非烧录模式时，使其具备推挽输出或输出拉电流功能，从而与普通io功能相兼容，可被复用；且在烧录时，还不会引起vpp高压对芯片系统电源vdd的影响，提高了芯片的扩展应用范围。
43.如图1～3所示，本实施例第一方面所提供的vpp端口的复用电路，可以但不限于包括：第一pmos管q1；即第一pmos管q1作为输出管，可在vpp端口未接入高压时(即非烧录时)，实现拉电流输出以及高电平输出，从而使vpp端口支持推挽输出，从而提高芯片的扩展应用能力。
44.同时，为了防止vpp端口在接入高压时，导致高压通过第一pmos管q1灌到芯片的vdd端上，从而影响芯片的正常工作；因此，本实施例还设置有电压选择电路以及pmos管控制电路单元，以便利用前述电路实现第一pmos管的关断，从而阻断vpp端口上高压对vdd端的影响，以保证vpp端口在具备推挽输出功能的同时，不会在烧录时影响芯片的正常工作。
45.设置前述电路来关断第一pmos管q1的原理为：mos器件在物理层次上是不区分源极与漏极的，pmos管如果不考虑衬底，电压较高的一边即为源极，另一端则为漏极，衬底需与较高的一端连接(即与源极连接)；如此，为了实现pmos管的关断，可以添加一个切换衬底的电路，一个比较电路(即电压选择电路)，比较出vdd与vpp的电压大小，选择输出较大的电压作为第一pmos管q1的衬底电压，由此即可阻断高压接入对vdd电压的影响。
46.如图1所示，在本实施例中，所述电压选择电路的输入端分别电连接芯片的vdd端以及vpp端，所述电压选择电路的输出端分别电连接所述第一pmos管q1的衬底端以及所述pmos管控制电路单元的电压端；即电压选择电路用于选择vdd端以及vpp端之间较大的电压作为输出电压，并作为第一pmos管q1衬底端电压，从而完成衬底端的切换。
47.同时，所述第一pmos管q1的漏极电连接所述vdd端，所述第一pmos管q1的源极电连接所述vpp端；而所述pmos管控制电路单元的输入端电连接芯片的使能端，所述pmos管控制电路单元的输出端电连接所述第一pmos管q1的栅极；由此，第一pmos管控制电路单元即可根据芯片输出的电平信号，来导通或截止所述第一pmos管q1，从而在vpp端口接入高压时，关断第一pmos管q1，从而阻断高压对vdd端电压的影响；即当vpp端口接入高压时，所述芯片的使能端输出低电平时，使所述第一pmos管q1的栅极电压等于所述vpp端的电压，从而关断所述第一pmos管q1。
48.通过前述设计，本发明可使vpp端口其具备推挽输出功能，从而与普通io功能相兼容，可被复用，且同时还不会引起烧录时vpp高压对芯片系统电源vdd的影响，提高了芯片的
扩展应用范围。
49.下述提供pmos管控制电路单元的其中一种具体电路：
50.参见图1和图3，举例芯片的使能端可以但不限于包括第一使能管脚(图1中的ohen则代表第一使能管脚)以及第二使能管脚(图1中的oden则代表第二使能管脚，且oden管脚为开漏输出使能管脚)；举例所述pmos管控制电路单元可以但不限于包括：第一或非门b1、第一电平转换电路、第一电平反相电路以及第二电平反相电路。
51.前述各个电子器件的连接关系为：
52.所述第一电平反相电路的输入端电连接所述第一使能管脚，所述第一电平反相电路的输出端电连接所述第一或非门b1的第一输入端，所述第一或非门b1的第二输入端电连接所述第二使能管脚；所述第一或非门b1的输出端通过所述电平转换电路电连接所述第二电平反相电路的输入端，所述第二电平反相电路的输出端电连接所述第一pmos管q1的栅极，且所述第二电平反相电路的电压端电连接所述电压选择电路的输出端。
53.同时，举例第一电平反相电路为第一反相器a1，举例第二电平反相电路为第二反相器a2；即电压选择电路的输出端电连接在第二反相器a2的电压端上；由此，前述pmos管控制电路单元的工作原理为：
54.首先阐述或非门的逻辑关系：只有当两个输入为低电平(逻辑0)时，输出为高电平(逻辑1)；也可以理解为任意输入为高电平(逻辑1)，输出为低电平(逻辑0)。
55.因此，当第一使能管脚输出低电平时，其通过第一反相器a1变为高电平，然后通过第一或非门b1，即可变为低电平；而第一或非门b1输出的低电平经过第一电平转换电路后不发生变化，但通过第二反相器a2后，则会变为高电平；此时，第一pmos管q1的栅极也等于vpp电压。
56.参见图2，由于第一pmos管q1的源极电连接vpp端，漏极电连接vdd端，而当第一pmos管q1的栅极也等于vpp电压时；第一pmos管的源极与衬底之间无压差，故第一pmos管的pn结二极管不导通，同时，衬底与漏极的pn结二极管的阳极电压小于阴极电压，所以，当芯片输出低电平时，通过pmos管控制电路单元即可截止第一pmos管q1，从而阻断vpp端口高压对芯片供电电源vdd的影响。
57.同理，当需要vpp端口输出高电平时，需要关闭vpp管脚的开漏输出模式，即oden管脚置0；此时，只需使芯片的第一使能管脚输出高电平，通过第一反相器a1后变为低电平，然后通过第一或非门b1后，即可输出高电平；最后，经过第二反相器a2，即可向第一pmos管q1的栅极输出低电平，从而将第一pmos管q1的栅极置0，实现高电平的输出。
58.由此，即可通过前述pmos管控制电路单元来关断第一pmos管q1，从而避免在vpp端接入高压时，对vdd端口电压的影响，从而避免影响芯片的正常工作。
59.在本实施例中，第一反相器a1以及第二反相器a2的原理为：利用一pmos管以及一nmos管实现反相，即：pmos管的源极接vdd，漏极与nmos管漏极相连，nmos管的漏极作为输出端，nmos管的源极接地，两管子的栅极作为输入端；当栅极为高(逻辑1)时，nmos管打开，pmos管关闭，漏极被nmos管拉到地(逻辑0)，实现高低电平转换；反之亦然，于此不多加赘述。
60.参见图2，下述提供电压选择电路的其中一种具体电路：
61.在本实施例中，举例电压选择电路可以但不限于包括：第二pmos管q2以及第三
pmos管q3；参见图2，前述两pmos管的连接结构为：所述第二pmos管q2的栅极电连接所述vpp端，所述第二pmos管q2的漏极电连接所述vdd端，所述第二pmos管q2的源极电连接所述第三pmos管q3的源极；所述第三pmos管q3的栅极电连接所述vdd端，所述第三pmos管的漏极电连接所述vpp端。
62.首先，阐述电压选择电路的实现原理，即利用mos器件在物理层次上是不区分源极与漏极的特性，即在本实施例中，第二pmos管q2的源极与漏极也是取决于vpp端的电压是否大于vdd端的电压的；当vpp端不接高压时，第二pmos管q2的源极连接vdd端，漏极连接第三pmos管q3的源极，第三pmos管q3连接的vpp端此时为漏极；而当vpp端接高压时，第三pmos管q3连接的vpp端为源极，漏极连接第二pmos管q2的源极，而第二pmos管q2连接的vdd端则为其漏极。
63.由此，前述电压选择电路的工作原理为：
64.如果vdd端正常供电，vpp端不接高压，那么此时第二pmos管q2的栅极电压低，第二pmos管导通，漏极和源极则不会发生变换，即将漏极的电压抬升到vdd电压；而第三pmos管q3的栅极电压为高，此时，则会使第二pmos管关闭。
65.如果进入烧录模式，即vpp端接高压时，第二pmos管q2的栅极接高压而关闭，第三pmos管q3的栅极接vdd电压而导通；因此，源极和漏极则会发生变换，即将源极电压抬升到vpp电位，即输出高压，即图2中的vmax表示vpp端的电压；当然，在vpp端未接高压(即非烧录时)，vmax则表示vdd端的电压。
66.由此，通过前述电压选择电路，即可实现电压的选择功能，将vpp端以及vdd端之间较大的电压作为输出电压，输出至第一pmos管q1的衬底端以及第二反相器a2的电压端，从而在芯片的使能端输出低电平时，与前述pmos管控制电路单元共同作用，来关断第一pmos管q1，从而在烧录时防止vpp电压影响芯片的正常工作。
67.参见图1，本实施例第二方面在第一方面的基础上，提供了一种开漏输出控制电路，即开漏输出控制电路的输入端电连接所述使能端，用于在所述vpp端的电压小于所述vdd端的电压时，根据所述使能端输出的电平信号，使所述vpp端实现开漏输出功能。
68.参见图1，在本实施例中，举例所述开漏输出控制电路可以但不限于包括：nmos管q4以及nmos管控制电路；而nmos管控制电路则可以但不限于包括：第二或非门b2、第二电平转换电路以及第三反相器a3。
69.参见图1，前述各个电子器件的连接结构为：
70.所述nmos管q4的漏极电连接所述vpp端，所述nmos管q4的源极接地；而第二或非门b2的输入端则作为nmos管控制电路的输入端，电连接芯片的使能端；参见图2，即所述第二或非门b2的第一输入端电连接芯片的第三使能管脚，所述第二或非门b2的第二输入端电连接所述第四使能管脚；本实施例中，第四使能管脚与第二使能管脚相同，均是开漏输出使能管脚，即图1中的oden管脚。
71.所述第二或非门b2的输出端则通过所述第二电平转换电路电连接所述第三反相器a3的输入端，所述第三反相器a3的输出端则作为nmos管控制电路的输出端，电连接所述nmos管q4的栅极；同时，所述第三反相器a3的电压端还电连接所述电压选择电路的输出端。
72.由此，前述nmos管控制电路的工作原理为：
73.当vpp端不接高压时，第四管脚为开漏输出使能管脚，而无论第三使能管脚(即
olen管脚)输出何种电平，只要第四管脚(即oden管脚)输出的为高电平信号，即可实现vpp端的开漏输出功能。
74.由此通过前述设计，即可在vpp端未接入高压时，即芯片未烧录时，使vpp端实现开漏输出功能。
75.下述阐述本发明整体的工作过程：
76.在非烧录模式下，即vpp端未接高压时：
77.本发明通过vpp端实现推挽输出要nmos管q4和第一pmos管q1配合使用实现，即ohen输出高使能，olen输出低使能，故ohen＝1时，olen＝0；olen＝1时，ohen＝0，以此实现输出高或低的推挽输出功能。
78.而开漏输出功能，指的是vpp端不接东西(即开路)或接上拉电阻时，nmos管q4的漏极开路，oden为开漏使能，即oden＝1时，实现vpp端口的开漏输出功能。
79.在烧录模式下，即vpp端接高压时：
80.第一pmos管的衬底端接入了vpp电位，且ohen(第一使能端)输出低电平，使第一pmos管的栅极电压等于vpp端的电压，而又由于第一pmos管的源极电连接vpp端，漏极电连接vdd端；因此，可使第一pmos管的源极与衬底之间无压差，故第一pmos管的pn结二极管不导通，同时，衬底与漏极的pn结二极管的阳极电压也小于阴极电压；所以，在vpp口端接入高压时，即可截止第一pmos管，阻断vpp端口高压对芯片供电电源vdd的影响。
81.由此，即可保证vpp端在非烧录模式时，具备推挽输出功能；在烧录模式时，不会影响芯片的正常工作。
82.本实施例第三方面提供了一种vpp端口可复用的芯片，其在芯片的vpp端上连接有第一方面和/或第二方面所述的vpp端口的复用电路；由此通过前述设计，即可使芯片的vpp端口实现推免输出，可被复用，提高了芯片的拓展应用范围。
83.在本实施例中，第一电平转换电路以及第二电平转换电路均为现有电路。
84.最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。