小数分频电路的制作方法

1.本发明涉及分频器技术领域，尤其涉及一种小数分频电路。


背景技术：

2.锁相环(phase locked loop，pll)常应用于集成电路的时钟信号处理系统中，通常的设计中要求pll的输出信号有精准的频率，而一些引用中也需要有稳定的相位去完成采样工作以使误码率达到最小。当环形压控振荡器可以产生6～16个不同相位的输出时钟时，不同的相位时钟可以送到整数分频器并通过相位选择来选择输出相位，且输出频率由整数分频器控制。pll的这一特点可以适用于一些不要求分频比非常精确的小数分频pll中，减小电路设计的复杂性并且可以有效地缩小版图面积。
3.目前，利用pll自身产生的不同相位信号实现小数分频的技术是根据相位信号从m个第一时钟信号中选择第n个第一时钟作为第二时钟信号，接收外部控制信号，对第n个第一时钟信号进行小数分频，根据外部控制信号对第一整数分频信号进行加法运算，得到第二整数分频信号，根据第二整数分频信号对第二时钟信号进行整数分频，得到第三时钟信号，并通过第一时钟信号的个数，确定小数分频的精度。此技术中的小数分频实现过程需要4个电路，分别为计数子电路、总数子电路、比较子电路和任务子电路，其中，计数子电路用于对1个整数分频的时钟周期内进行移相次数进行统计；总数子电路用于计算1个整数分频的时钟周期内需要进行的移相次数，例如，当vco输出为3位的8阶段时钟信号frac_in时，当frac_in为001，数值为1，第三时钟信号1个整数分频的时钟周期内需要进行1次右移相，完成0.125的小数分频，frac_in为010，数值为2，第三时钟信号1个整数分频的时钟周期内需要进行2次右移相，完成0.25的小数分频，frac_in为011，数值为3，第三时钟信号1个整数分频的时钟周期内需要进行3次右移相，完成0.375的小数分频，frac_in为100，数值为4，第三时钟信号1个整数分频的时钟周期内需要进行4次左移相，完成0.5的小数分频，frac_in为101，数值为5，第三时钟信号1个整数分频的时钟周期内需要进行3次左移相，完成0.625的小数分频，frac_in为110，数值为6，第三时钟信号1个整数分频的时钟周期内需要进行2次左移相，完成0.75的小数分频，frac_in为111，数值为7，第三时钟信号1个整数分频的时钟周期内需要进行1次左移相，完成0.875的小数分频；比较子电路用于判断1个整数分频的时钟周期内是否完成了需要进行的移相次数；任务子电路用于处理小数分频时钟电路的内部信号生成一个决定移相方向和次数的信号进而控制小数分频的分频值。
4.上述现有技术中，不同的小数分频实现过程中都需要利用相邻的时钟信号依次分步实现，且每步只能移t/8的相位，这就决定了其实现一个小数分频必须要有一个特定的时钟周期个数。例如，当m＝8时，要实现0.5的小数分频需要进行4次相移，需要4个时钟周期实现，且此时最小的整数分频比只能是3。不仅如此，电路中还需要增加额外的比较电路和计数电路，设计过程繁琐复杂。
5.因此，有必要提供一种新型的小数分频电路以解决现有技术中存在的部分上述问题。


技术实现要素：

6.本发明的目的在于提供一种小数分频电路，能够仅通过一步实现小数分频，提高了小数分频的效率。
7.为实现上述目的，本发明的所述小数分频电路，包括采样信号产生单元、小数分频单元、译码单元、时钟切换单元以及整数分频单元，其中，
8.所述采样信号产生单元用于输出第一初始值，并在接收分频控制信号和整数分频信号后，对所述分频控制信号和所述第一初始值进行加运算，以输出第一运算值，然后根据所述整数分频信号对所述第一运算值进行采样，以输出替换所述第一初始值的采样信号；
9.所述小数分频单元用于输出第二初始值，并在接收分频控制信号和整数分频信号后，对所述分频控制信号和所述第二初始值进行加运算，以输出第二运算值，然后根据所述整数分频信号对所述第二运算值进行采样，以输出替换所述第二初始值的小数分频信号；
10.所述译码单元用于接收所述采样信号、所述小数分频信号、采样时钟信号以及所述采样时钟信号的反相信号，以对所述采样信号和所述小数分频信号进行译码翻译，以分别得到第一译码值和第二译码值，然后根据所述采样时钟信号对所述第一译码值和所述第二译码值进行采样，以分别得到采样值和第二切换信号，根据所述采样时钟信号的反向信号对所述采样值进行采样，以得到第一切换信号；
11.所述时钟切换单元用于接收锁相环输出的时钟信号、所述第一切换信号和所述第二切换信号，根据所述第一切换信号对所述时钟信号进行切换，以输出所述采样时钟信号，还输出所述采样时钟信号的反相信号，根据所述第二切换信号对所述时钟信号进行切换，以输出所述输出时钟信号；
12.所述整数分频单元用于接收所述输出时钟信号，对所述输出时钟信号进行整数分频，以输出所述整数分频信号。
13.所述小数分频电路的有益效果在于：所述译码单元用于接收所述采样信号、所述小数分频信号、采样时钟信号以及所述采样时钟信号的反相信号，以对所述采样信号和所述小数分频信号进行译码翻译，以分别得到第一译码值和第二译码值，然后根据所述采样时钟信号对所述第一译码值和所述第二译码值进行采样，以分别得到采样值和第二切换信号，根据所述采样时钟信号的反向信号对所述采样值进行采样，以得到第一切换信号，所述时钟切换单元用于接收锁相环输出的时钟信号、所述第一切换信号和所述第二切换信号，根据所述第一切换信号对所述时钟信号进行切换，以输出所述采样时钟信号，还输出所述采样时钟信号的反相信号，根据所述第二切换信号对所述时钟信号进行切换，以输出所述输出时钟信号，使时钟信号根据所述译码单元输出的第一切换信号和第二切换信号切换，利用锁相环输出的时钟信号不同的相位时钟实现小数分频，仅需一步即可实现小数分频，提高了小数分频的效率。
14.可选地，所述采样信号产生单元包括第一加法器和第一触发器，所述第一加法器的第一输入端用于接收所述分频控制信号，所述第一加法器的第二输入端与所述第一触发器的数据输出端连接，所述第一加法器的输出端与所述第一触发器的数据输入端连接，所述第一触发器的时钟端用于接收整数分频信号。其有益效果在于：便于通过加运算得到所述采样信号。
15.可选地，所述采样信号产生单元还包括第一译码器，所述第一译码器的输入端用
于接收所述分频控制信号，所述第一译码器的输出端与所述第一触发器的数据置位端连接。其有益效果在于：便于设置所述第一触发器输出的初始值，即所述第一初始值，并使所述采样信号时钟超前于所述小数分频信号。
16.可选地，所述分频控制信号包括000、001、010、011、100、101、110、111，当所述分频控制信号为000，所述小数分频电路不进行小数分频，当所述分频控制信号为001，所述第一初始值为1，当所述分频控制信号为010，所述第一初始值为2，当所述分频控制信号为011，所述第一初始值为3，当所述分频控制信号为100，所述第一初始值为5，当所述分频控制信号为101，所述第一初始值为5，当所述分频控制信号为110，所述第一初始值为6，当所述分频控制信号为111，所述第一初始值为7。
17.可选地，所述小数分频单元包括第二加法器和第二触发器，所述第二加法器的第一输入端用于接收所述分频控制信号，所述第二加法器的第二输入端与所述第二触发器的数据输出端连接，所述第二加法器的输出端与所述第二触发器的数据输入端连接，所述第二触发器的时钟端用于接收整数分频信号。其有益效果在于：便于通过加运算得到所述小数分频信号。
18.可选地，所述译码单元包括采样信号译码单元和小数分频信号译码单元，所述采样信号译码单元用于接收所述采样信号、采样时钟信号以及所述采样时钟信号的反相信号，以对所述采样信号进行译码翻译，以得到第一译码值，然后根据所述采样时钟信号对所述第一译码值进行采样，以得到采样值，根据所述采样时钟信号的反向信号对所述采样值进行采样，以得到第一切换信号，所述小数分频信号译码单元用于接收所述小数分频信号、采样时钟信号以及所述采样时钟信号的反相信号，以对所述小数分频信号进行译码翻译，以得到第二译码值，然后根据所述采样时钟信号对所述第二译码值进行采样，以得到第二切换信号。
19.可选地，所述采样信号译码单元包括所述第二译码器、第三触发器和第四触发器，所述第二译码器的输入端用于接收所述采样信号，所述第二译码器的输出端与所述第三触发器的数据输入端连接，所述第三触发器的时钟端用于接收所述采样时钟信号，所述第三触发器的输出端与所述第四触发器的数据输入端连接，所述第三触发器的时钟端用于接收所述采样时钟信号的反相信号，所述第四触发器的输出端用于输出所述第一切换信号。其有益效果在于：便于对所述采样信号进行译码翻译，以得到第一译码值，然后根据所述采样时钟信号对所述第一译码值进行采样，以得到采样值，根据所述采样时钟信号的反向信号对所述采样值进行采样，以得到第一切换信号。
20.可选地，所述小数分频信号译码单元包括第三译码器和第五触发器，所述第三译码器的输入端用于接收所述小数分频信号，所述第三译码器的输出端与所述第五触发器的数据输入端连接，所述第五触发器的时钟端用于接收所述采样时钟信号，所述第五触发器的数据输出端用于输出第二切换信号。其有益效果在于：便于通过所述，产生所述第二切换信号。其有益效果在于：便于对所述小数分频信号进行译码翻译，以得到第二译码值，然后根据所述采样时钟信号对所述第二译码值进行采样，以得到第二切换信号。
21.可选地，所述时钟切换单元包括第一时钟切换子单元和第二时钟切换子单元，所述第一时钟切换子单元用于接收所述时钟信号和所述第一切换信号，根据所述第一切换信号对所述时钟信号进行切换，以输出所述采样时钟信号，还输出所述采样时钟信号的反相
信号，所述第二时钟切换子单元用于接收所述时钟信号和所述第二切换信号，根据所述第二切换信号对所述时钟信号进行切换，以输出所述输出时钟信号。
22.可选地，所述第一时钟切换子单元包括与非门、第一三态门和反相器，所述与非门的第一输入端用于接收所述时钟信号，所述与非门的第二输入端用于接收使能信号，所述与非门的输出端与所述第一三态门的输入端连接，所述第一三态门的控制端用于接收所述第一切换信号，所述第一三态门的输出端用于输出所述采样时钟信号，所述反相器的输入端与所述第一三态门的输出端连接，以输出所述采样时钟信号的反相信号。其有益效果在于：便于根据所述第一切换信号对所述时钟信号进行切换，以输出所述采样时钟信号及所述采样时钟信号的反相信号。
23.可选地，所述第二时钟切换子单元包括第一跟随器、第二跟随器和第二三态门，所述第一跟随器的输入端用于接收所述时钟信号，所述第一跟随器的输出端与所述第二跟随器的输入端连接，所述第二跟随器的输出端与所述第二三态门的输入端连接，所述第二三态门的控制端用于接收所述第二切换信号，所述第二三态门的输出端用于输出所述输出时钟信号。其有益效果在于：便于根据所述第二切换信号对所述时钟信号进行切换，以输出所述输出时钟信号。
24.可选地，所述小数分频电路还包括与门，所述与门的第一输入端用于接收使能信号，所述与门的第二输入端用于接收清零信号，所述与门的输出端与所述采样产生单元、所述小数分频单元、所述译码单元和所述整数分频单元连接，用于输出复位信号，以将所述采样产生单元、所述小数分频单元、所述译码单元和所述整数分频单元复位。其有益效果在于：便于将所述采样产生单元、所述小数分频单元、所述译码单元和所述整数分频单元复位。
附图说明
25.图1为本发明小数分频电路的电路示意图；
26.图2为本发明一些实施例中小数分频电路的第一种时序示意图；
27.图3为本发明一些实施例中小数分频电路的第二种时序示意图；
28.图4为本发明一些实施例中小数分频电路的第三种时序示意图；
29.图5为本发明一些实施例中小数分频电路的第四种时序示意图；
30.图6为本发明一些实施例中小数分频电路的第五种时序示意图；
31.图7为本发明一些实施例中小数分频电路的第六种时序示意图；
32.图8为本发明一些实施例中小数分频电路的第七种时序示意图。
具体实施方式
33.为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该
词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
34.针对现有技术存在的问题，本发明的实施例提供了一种小数分频电路。参照图1，所述小数分频电路100包括采样信号产生单元101、小数分频单元102、译码单元103、时钟切换单元104以及整数分频单元105。
35.参照图1，所述采样信号产生单元101用于输出第一初始值，并在接收分频控制信号mcl_frac《2:0》和整数分频信号clk_div后，对所述分频控制信号mcl_frac《2:0》和所述第一初始值进行加运算，以输出第一运算值，然后根据所述整数分频信号clk_div对所述第一运算值进行采样，以输出替换所述第一初始值的采样信号ds《2:0》；所述小数分频单元102用于输出第二初始值，并在接收分频控制信号mcl_frac《2:0》和整数分频信号clk_div后，对所述分频控制信号mcl_frac《2:0》和所述第二初始值进行加运算，以输出第二运算值，然后根据所述整数分频信号clk_div对所述第二运算值进行采样，以输出替换所述第二初始值的小数分频信号ps《2:0》；所述译码单元103用于接收所述采样信号ds《2:0》、所述小数分频信号ps《2:0》、采样时钟信号clk_sample以及所述采样时钟信号clk_sample的反相信号，以对所述采样信号ds《2:0》和所述小数分频信号ps《2:0》进行译码翻译，以分别得到第一译码值xmd《7:0》和第二译码值xmp《7:0》，然后根据所述采样时钟信号clk_sample对所述第一译码值xmd《7:0》和所述第二译码值xmp《7:0》进行采样，以分别得到采样值和第二切换信号en《7:0》，根据所述采样时钟信号clk_sample的反向信号对所述采样值进行采样，以得到第一切换信号ph_now《7:0》；所述时钟切换单元104用于接收锁相环输出的时钟信号clk《7:0》、所述第一切换信号ph_now《7:0》和所述第二切换信号en《7:0》，根据所述第一切换信号ph_now《7:0》对所述时钟信号clk《7:0》进行切换，以输出所述采样时钟信号clk_sample，还输出所述采样时钟信号clk_sample的反相信号，根据所述第二切换信号en《7:0》对所述时钟信号clk《7:0》进行切换，以输出所述输出时钟信号clk_out；所述整数分频单元105用于接收所述输出时钟信号clk_out，对所述输出时钟信号clk_out进行整数分频，以输出所述整数分频信号clk_div。所述整数分频单元为本领域的公知技术，在此不再详细赘述。
36.参照图1，所述采样信号产生单元101包括第一加法器1011和第一触发器1012，所述第一加法器1011的第一输入端用于接收所述分频控制信号mcl_frac《2:0》，所述第一加法器1011的第二输入端与所述第一触发器1012的数据输出端连接，所述第一加法器1011的输出端与所述第一触发器1012的数据输入端连接，所述第一触发器1012的时钟端用于接收整数分频信号clk_div。可选地，所述第一加法器1011为三位加法器，所述第一触发器1012为d触发器。
37.参照图1，所述采样信号产生单元101还包括第一译码器1013，所述第一译码器1013的输入端用于接收所述分频控制信号mcl_frac《2:0》，所述第一译码器1013的输出端与所述第一触发器1012的数据置位端连接。
38.参照图1，所述小数分频单元102包括第二加法器1021和第二触发器1022，所述第二加法器1021的第一输入端用于接收所述分频控制信号mcl_frac《2:0》，所述第二加法器1021的第二输入端与所述第二触发器1022的数据输出端连接，所述第二加法器1021的输出端与所述第二触发器1022的数据输入端连接，所述第二触发器1022的时钟端用于接收整数分频信号clk_div。可选地，所述第二加法器1021为三位加法器，所述第二触发器1022为d触
发器。
39.参照图1，所述译码单元103包括采样信号译码单元1031和小数分频信号译码单元1032，所述采样信号译码单元1031用于接收所述采样信号ds《2:0》、采样时钟信号clk_sample以及所述采样时钟信号clk_sample的反相信号，以对所述采样信号ds《2:0》进行译码翻译，以得到第一译码值xmd《7:0》，然后根据所述采样时钟信号clk_sample对所述第一译码值xmd《7:0》进行采样，以得到采样值，根据所述采样时钟信号clk_sample的反向信号对所述采样值进行采样，以得到第一切换信号ph_now《7:0》，所述小数分频信号译码单元1032用于接收所述小数分频信号ps《2:0》、采样时钟信号clk_sample以及所述采样时钟信号clk_sample的反相信号，以对所述小数分频信号ps《2:0》进行译码翻译，以得到第二译码值xmp《7:0》，然后根据所述采样时钟信号clk_sample对所述第二译码值xmp《7:0》进行采样，以得到第二切换信号en《7:0》。
40.参照图1，所述采样信号译码单元1031包括所述第二译码器10311、第三触发器10312和第四触发器10313，所述第二译码器10311的输入端用于接收所述采样信号ds《2:0》，所述第二译码器10311的输出端与所述第三触发器10312的数据输入端连接，所述第三触发器10312的时钟端用于接收所述采样时钟信号clk_sample，所述第三触发器10312的输出端与所述第四触发器10313的数据输入端连接，所述第三触发器10312的时钟端用于接收所述采样时钟信号clk_sample的反相信号，所述第四触发器10313的输出端用于输出所述第一切换信号ph_now《7:0》。可选地，所述第二译码器10311为3-8译码器，所述第三触发器10312和所述第四触发器10313均为d触发器。
41.参照图1，所述小数分频信号译码单元1032包括第三译码器10321和第五触发器10322，所述第三译码器10321的输入端用于接收所述小数分频信号ps《2:0》，所述第三译码器10321的输出端与所述第五触发器10322的数据输入端连接，所述第五触发器10322的时钟端用于接收所述采样时钟信号clk_sample，所述第五触发器10322的数据输出端用于输出第二切换信号en《7:0》。可选地，所述第三译码器10321为3-8译码器，所述第五触发器10322为d触发器。
42.参照图1，所述时钟切换单元104包括第一时钟切换子单元1041和第二时钟切换子单元1042，所述第一时钟切换子单元1041用于接收所述时钟信号clk《7:0》和所述第一切换信号ph_now《7:0》，根据所述第一切换信号ph_now《7:0》对所述时钟信号clk《7:0》进行切换，以输出所述采样时钟信号clk_sample，还输出所述采样时钟信号clk_sample的反相信号，所述第二时钟切换子单元1042用于接收所述时钟信号clk《7:0》和所述第二切换信号en《7:0》，根据所述第二切换信号en《7:0》对所述时钟信号clk《7:0》进行切换，以输出所述输出时钟信号clk_out。
43.参照图1，所述第一时钟切换子单元1041包括与非门10411、第一三态门10412和反相器10413，所述与非门10411的第一输入端用于接收所述时钟信号clk《7:0》，所述与非门10411的第二输入端用于接收使能信号mcl_frac_en，所述与非门10411的输出端与所述第一三态门10412的输入端连接，所述第一三态门10412的控制端用于接收所述第一切换信号ph_now《7:0》，所述第一三态门10412的输出端用于输出所述采样时钟信号clk_sample，所述反相器10413的输入端与所述第一三态门10412的输出端连接，以输出所述采样时钟信号clk_sample的反相信号。
44.参照图1，所述第二时钟切换子单元1042包括第一跟随器10421、第二跟随器10422和第二三态门10423，所述第一跟随器10421的输入端用于接收所述时钟信号clk《7:0》，所述第一跟随器10421的输出端与所述第二跟随器10422的输入端连接，所述第二跟随器10421的输出端与所述第二三态门10423的输入端连接，所述第二三态门10423的控制端用于接收所述第二切换信号en《7:0》，所述第二三态门10423的输出端用于输出所述输出时钟信号clk_out。
45.一些实施例中，所述小数分频电路还包括与门，所述与门的第一输入端用于接收使能信号mcl_frac_en，所述与门的第二输入端用于接收清零信号pll_rst_n，所述与门的输出端与所述采样产生单元、所述小数分频单元、所述译码单元和所述整数分频单元连接，用于输出复位信号rst_n，以将所述采样产生单元、所述小数分频单元、所述译码单元和所述整数分频单元复位。具体地，所述整数分频单元为整数分频器，所述第一触发器的复位端、所述第二触发器的复位端、所述第三触发器的复位端、所述第四触发器的复位端、所述第五触发器的复位端和所述整数分频器的复位端均用于接收所述复位信号rst_n。
46.一些实施例中，所述分频控制信号mcl_frac《2:0》为三位的二进制数值，包括000、001、010、011、100、101、110、111。
47.一些实施例中，当所述分频控制信号mcl_frac《2:0》为000、001、010或011时，所述整数分频单元的分频系数为n，此时，n大于或等于1的自然数；当所述分频控制信号mcl_frac《2:0》为100、101、110或111时，所述整数分频单元的分频系数为大于或等于2的自然数。
48.一些实施例中，所述整数分频单元的分频系数为n，当所述分频控制信号mcl_frac《2:0》为000、001、010或011时，n为大于或等于1的自然数，当所述分频控制信号mcl_frac《2:0》为100、101、110或111时，n为大于或等于1的自然数。
49.一些实施例中，当所述分频控制信号mcl_frac《2:0》为000时，所述小数分频电路不对输入的时钟信号clk《7:0》进行小数分频；当所述分频控制信号mcl_frac《2:0》为001时，所述小数分频电路对输入的时钟信号clk《7:0》完成0.125的小数分频；当所述分频控制信号mcl_frac《2:0》为010时，所述小数分频电路对输入的时钟信号clk《7:0》完成0.25的小数分频；当所述分频控制信号mcl_frac《2:0》为011时，所述小数分频电路对输入的时钟信号clk《7:0》完成0.375的小数分频；当所述分频控制信号mcl_frac《2:0》为100时，所述小数分频电路对输入的时钟信号clk《7:0》完成﹣0.5的小数分频；当所述分频控制信号mcl_frac《2:0》为101时，所述小数分频电路对输入的时钟信号clk《7:0》完成﹣0.375的小数分频；当所述分频控制信号mcl_frac《2:0》为110时，所述小数分频电路对输入的时钟信号clk《7:0》完成﹣0.25的小数分频；当所述分频控制信号mcl_frac《2:0》为111时，所述小数分频电路对输入的时钟信号clk《7:0》完成﹣0.125的小数分频。
50.参照图1，所述第一加法器1011的第一输入端用于接收所述分频控制信号mcl_frac《2:0》，所述第二加法器1021的第一输入端用于接收所述分频控制信号mcl_frac《2:0》，使得所述第一加法器1011和第二加法器1021在同一小数分频周期下累加相同的值，但不同的小数分频下所述第一加法器1011和第二加法器1021累加的值不同。
51.一些实施例中，所述时钟信号clk《7:0》包括第一时钟信号clk《0》、第二时钟信号clk《1》、第三时钟信号clk《2》、第四时钟信号clk《3》、第五时钟信号clk《4》、第六时钟信号
clk《5》、第七时钟信号clk《6》和第八时钟信号clk《7》。
52.图2为本发明一些实施例中小数分频电路的第一种时序示意图。参照图1和图2，在实现0.125小数分频时，输入的时钟信号clk《7:0》中的所述第一时钟信号clk《0》、所述第二时钟信号clk《1》、所述第三时钟信号clk《2》、所述第四时钟信号clk《3》、所述第五时钟信号clk《4》、所述第六时钟信号clk《5》、所述第七时钟信号clk《6》、所述第八时钟信号clk《7》为循环的时钟，因此时钟信号clk《7:0》在图2中仅示出了所述第一时钟信号clk《0》和所述第二时钟信号clk《1》，未示出所述第三时钟信号clk《2》、所述第四时钟信号clk《3》、所述第五时钟信号clk《4》、所述第六时钟信号clk《5》、所述第七时钟信号clk《6》、所述第八时钟信号clk《7》，extra_delay1表示所述采样时钟信号clk_sample的上升沿与所述第二时钟信号clk《1》的下降沿之间的延迟，ck2q_delay表示所述第五触发器的延迟，所述分频控制信号为001，所述第一译码器接收到001后，通过所述第一触发器的置位端使所述第一触发器输出的第一初始值为1，而所述第二触发器默认输出的第二初始值为0，所述采样时钟信号clk_sample和所述输出时钟信号clk_out分别在所述第一切换信号ph_now《7:0》和第二切换信号en《7:0》的控制下同时循环切换。
53.一些实施例中，在实现0.125小数分频时，所述采样时钟信号clk_sample的切换顺序为所述第二时钟信号clk《1》、所述第三时钟信号clk《2》、所述第四时钟信号clk《3》、所述第五时钟信号clk《4》、所述第六时钟信号clk《5》、所述第七时钟信号clk《6》、所述第八时钟信号clk《7》、所述第一时钟信号clk《0》、所述第二时钟信号clk《1》、所述第三时钟信号clk《2》；所述输出时钟信号clk_out的切换顺序为所述第一时钟信号clk《0》、所述第二时钟信号clk《1》、所述第三时钟信号clk《2》、所述第四时钟信号clk《3》、所述第五时钟信号clk《4》、所述第六时钟信号clk《5》、所述第七时钟信号clk《6》、所述第八时钟信号clk《7》、所述第一时钟信号clk《0》、所述第二时钟信号clk《1》、所述第三时钟信号clk《2》。
54.图3为本发明一些实施例中小数分频电路的第二种时序示意图。参照图1和图3，在实现0.25小数分频时，输入的时钟信号clk《7:0》中的所述第一时钟信号clk《0》、所述第三时钟信号clk《2》、所述第五时钟信号clk《4》、所述第七时钟信号clk《6》为循环的时钟，因此时钟信号clk《7:0》在图3中仅示出了所述第一时钟信号clk《0》和所述第三时钟信号clk《2》，未示出所述第五时钟信号clk《4》、所述第七时钟信号clk《6》，extra_delay2表示所述采样时钟信号clk_sample的上升沿与所述第三时钟信号clk《2》的下降沿之间的延迟，ck2q_delay表示所述第五触发器的延迟，所述分频控制信号为010，所述第一译码器接收到010后，通过所述第一触发器的置位端使所述第一触发器输出的第一初始值为2，而所述第二触发器默认输出的第二初始值为0，所述采样时钟信号clk_sample和所述输出时钟信号clk_out分别在所述第一切换信号ph_now《7:0》和第二切换信号en《7:0》的控制下同时循环切换。
55.一些实施例中，在实现0.25小数分频时，所述采样时钟信号clk_sample的切换顺序为所述第三时钟信号clk《2》、所述第五时钟信号clk《4》、所述第七时钟信号clk《6》、所述第一时钟信号clk《0》、所述第三时钟信号clk《2》；所述输出时钟信号clk_out的切换顺序为所述第一时钟信号clk《0》、所述第三时钟信号clk《2》、所述第五时钟信号clk《4》、所述第七时钟信号clk《6》、所述第一时钟信号clk《0》、所述第三时钟信号clk《2》。
56.图4为本发明一些实施例中小数分频电路的第三种时序示意图。参照图1和图4，在
实现0.375小数分频时，输入的时钟信号clk《7:0》中的所述第一时钟信号clk《0》、所述第四时钟信号clk《3》、所述第七时钟信号clk《6》、所述第二时钟信号clk《1》、所述第五时钟信号clk《4》、所述第八时钟信号clk《7》、所述第三时钟信号clk《2》、所述第六时钟信号clk《5》为循环的时钟，因此时钟信号clk《7:0》在图4中仅示出了所述第一时钟信号clk《0》和所述第四时钟信号clk《3》，未示出所述第七时钟信号clk《6》、所述第二时钟信号clk《1》、所述第五时钟信号clk《4》、所述第八时钟信号clk《7》、所述第三时钟信号clk《2》、所述第六时钟信号clk《5》为循环的时钟，extra_delay3表示所述采样时钟信号clk_sample的上升沿与所述第四时钟信号clk《3》的下降沿之间的延迟，ck2q_delay表示所述第五触发器的延迟，所述分频控制信号为011，所述第一译码器接收到011后，通过所述第一触发器的置位端使所述第一触发器输出的第一初始值为3，而所述第二触发器默认输出的第二初始值为0，所述采样时钟信号clk_sample和所述输出时钟信号clk_out分别在所述第一切换信号ph_now《7:0》和第二切换信号en《7:0》的控制下同时循环切换。
57.一些实施例中，在实现0.375小数分频时，所述采样时钟信号clk_sample的切换顺序为所述第四时钟信号clk《3》、所述第七时钟信号clk《6》、所述第二时钟信号clk《1》、所述第五时钟信号clk《4》、所述第八时钟信号clk《7》、所述第三时钟信号clk《2》、所述第六时钟信号clk《5》、所述第一时钟信号clk《0》、所述第四时钟信号clk《3》；所述输出时钟信号clk_out的切换顺序为所述第一时钟信号clk《0》、所述第四时钟信号clk《3》、所述第七时钟信号clk《6》、所述第二时钟信号clk《1》、所述第五时钟信号clk《4》、所述第八时钟信号clk《7》、所述第三时钟信号clk《2》、所述第六时钟信号clk《5》、所述第一时钟信号clk《0》、所述第四时钟信号clk《3》。
58.参照图4，所述第四时钟信号clk《3》的第一个下降沿与所述第一时钟信号clk《0》的第二个上升沿距离相差仅t/8，则ck2q_delay-extra_delay3＜t/8，以使所述输出时钟信号clk_out不会产生误差，t表示所述第一时钟信号clk《0》的时钟周期。
59.图5为本发明一些实施例中小数分频电路的第四种时序示意图。参照图1和图5，在实现-0.5小数分频时，输入的时钟信号clk《7:0》中的所述第六时钟信号clk《5》、所述第二时钟信号clk《1》、所述第一时钟信号clk《0》、所述第五时钟信号clk《4》，时钟信号clk《7:0》在图5中仅示出了第一时钟信号clk《0》、第五时钟信号clk《4》和所述第六时钟信号clk《5》，未示出所述第二时钟信号clk《1》，extra_delay4表示所述采样时钟信号clk_sample的上升沿与所述第六时钟信号clk《5》的下降沿之间的延迟，ck2q_delay表示所述第五触发器的延迟，pulse_min表示所述输出时钟clk_out的高电平的宽度，其中，pulse_min＝t/8+extra_delay4+ck2q_delay，所述分频控制信号为100，所述第一译码器接收到100后，通过所述第一触发器的置位端使所述第一触发器输出的第一初始值为5，而所述第二触发器默认输出的第二初始值为0，所述采样时钟信号clk_sample和所述输出时钟信号clk_out分别在所述第一切换信号ph_now《7:0》和第二切换信号en《7:0》的控制下同时循环切换。
60.一些实施例中，在实现-0.5小数分频时，所述采样时钟信号clk_sample的切换顺序为所述第六时钟信号clk《5》、所述第二时钟信号clk《1》、所述第六时钟信号clk《5》、所述第二时钟信号clk《1》；所述输出时钟信号clk_out的切换顺序为所述第一时钟信号clk《0》、所述第五时钟信号clk《4》、所述第一时钟信号clk《0》、所述第五时钟信号clk《4》。其中，所述采样信号ds《2:0》始终比小数分频信号ps《2:0》大一个bit，避免了产生不必要的毛刺信
号以及电路的时序问题，并且使得输出时钟信号clk_out的占空比变小，从而提高整数分频器的的工作频率，降低了设计难度。
61.图6为本发明一些实施例中小数分频电路的第五种时序示意图。参照图1和图6，在实现-0.375小数分频时，输入的时钟信号clk《7:0》中的所述第一时钟信号clk《0》、所述第六时钟信号clk《5》、所述第三时钟信号clk《2》、所述第八时钟信号clk《7》、所述第五时钟信号clk《4》、所述第二时钟信号clk《1》、所述第七时钟信号clk《6》、所述第四时钟信号clk《3》为循环的时钟，因此时钟信号clk《7:0》在图6中仅示出了所述第一时钟信号clk《0》和所述第六时钟信号clk《5》，未示出所述第三时钟信号clk《2》、所述第八时钟信号clk《7》、所述第五时钟信号clk《4》、所述第二时钟信号clk《1》、所述第七时钟信号clk《6》、所述第四时钟信号clk《3》，extra_delay5表示所述采样时钟信号clk_sample的上升沿与所述第六时钟信号clk《5》的下降沿之间的延迟，extra_delay5表示所述采样时钟信号clk_sample的上升沿与所述第六时钟信号clk《5》的下降沿之间的延迟，ck2q_delay表示所述第五触发器的延迟，所述分频控制信号为101，所述第一译码器接收到101后，通过所述第一触发器的置位端使所述第一触发器输出的第一初始值为5，而所述第二触发器默认输出的第二初始值为0，所述采样时钟信号clk_sample和所述输出时钟信号clk_out分别在所述第一切换信号ph_now《7:0》和第二切换信号en《7:0》的控制下同时循环切换。
62.一些实施例中，在实现-0.375小数分频时，所述采样时钟信号clk_sample的切换顺序为所述第六时钟信号clk《5》、所述第三时钟信号clk《2》、所述第八时钟信号clk《7》、所述第五时钟信号clk《4》、所述第二时钟信号clk《1》、所述第七时钟信号clk《6》、所述第四时钟信号clk《3》、所述第一时钟信号clk《0》、所述第六时钟信号clk《5》、所述第三时钟信号clk《2》；所述输出时钟信号clk_out的切换顺序为所述第一时钟信号clk《0》、所述第六时钟信号clk《5》、所述第三时钟信号clk《2》、所述第八时钟信号clk《7》、所述第五时钟信号clk《4》、所述第二时钟信号clk《1》、所述第七时钟信号clk《6》、所述第四时钟信号clk《3》、所述第一时钟信号clk《0》、所述第六时钟信号clk《5》、所述第三时钟信号clk《2》。
63.图7为本发明一些实施例中小数分频电路的第六种时序示意图。参照图1和图7，在实现-0.25的小数分频时，输入的时钟信号clk《7:0》中的所述第一时钟信号clk《0》、所述第七时钟信号clk《6》、所述第五时钟信号clk《4》、所述第三时钟信号clk《2》为循环的时钟，因此时钟信号clk《7:0》在图7中仅示出了所述第一时钟信号clk《0》和所述第七时钟信号clk《6》，未示出所述第五时钟信号clk《4》、所述第三时钟信号clk《2》，extra_delay6表示所述采样时钟信号clk_sample的上升沿与所述第七时钟信号clk《6》的下降沿之间的延迟，extra_delay6表示所述采样时钟信号clk_sample的上升沿与所述第七时钟信号clk《6》的下降沿之间的延迟，ck2q_delay表示所述第五触发器的延迟，所述分频控制信号为110，所述第一译码器接收到110后，通过所述第一触发器的置位端使所述第一触发器输出的第一初始值为6，而所述第二触发器默认输出的第二初始值为0，所述采样时钟信号clk_sample和所述输出时钟信号clk_out分别在所述第一切换信号ph_now《7:0》和第二切换信号en《7:0》的控制下同时循环切换。
64.一些实施例中，在实现-0.25的小数分频时，所述采样时钟信号clk_sample的切换顺序为所述第七时钟信号clk《6》、所述第五时钟信号clk《4》、所述第三时钟信号clk《2》、所述第一时钟信号clk《0》、所述第七时钟信号clk《6》、所述第五时钟信号clk《4》；所述输出时
钟信号clk_out的切换顺序为所述第一时钟信号clk《0》、所述第七时钟信号clk《6》、所述第五时钟信号clk《4》、所述第三时钟信号clk《2》、所述第一时钟信号clk《0》、所述第七时钟信号clk《6》、所述第五时钟信号clk《4》。
65.图8为本发明一些实施例中小数分频电路的第七种时序示意图。参照图1和图8，在实现-0.125小数分频时，输入的时钟信号clk《7:0》中的所述第一时钟信号clk《0》、所述第八时钟信号clk《7》、所述第七时钟信号clk《6》、所述第六时钟信号clk《5》、所述第五时钟信号clk《4》、所述第四时钟信号clk《3》、所述第三时钟信号clk《2》、所述第二时钟信号clk《1》为循环的时钟，因此时钟信号clk《7:0》在图8中仅示出了所述第一时钟信号clk《0》和所述第八时钟信号clk《7》，未示出所述第七时钟信号clk《6》、所述第六时钟信号clk《5》、所述第五时钟信号clk《4》、所述第四时钟信号clk《3》、所述第三时钟信号clk《2》、所述第二时钟信号clk《1》，extra_delay7表示所述采样时钟信号clk_sample的上升沿与所述第八时钟信号clk《7》的下降沿之间的延迟，extra_delay7表示所述采样时钟信号clk_sample的上升沿与所述第八时钟信号clk《7》的下降沿之间的延迟，ck2q_delay表示所述第五触发器的延迟，所述分频控制信号为111，所述第一译码器接收到111后，通过所述第一触发器的置位端使所述第一触发器输出的第一初始值为7，而所述第二触发器默认输出的第二初始值为0，所述采样时钟信号clk_sample和所述输出时钟信号clk_out分别在所述第一切换信号ph_now《7:0》和第二切换信号en《7:0》的控制下同时循环切换。
66.一些实施例中，在实现-0.125小数分频时，所述采样时钟信号clk_sample的切换顺序为所述第八时钟信号clk《7》、所述第七时钟信号clk《6》、所述第六时钟信号clk《5》、所述第五时钟信号clk《4》、所述第四时钟信号clk《3》、所述第三时钟信号clk《2》、所述第二时钟信号clk《1》、所述第一时钟信号clk《0》、所述第八时钟信号clk《7》、所述第七时钟信号clk《6》；所述输出时钟信号clk_out的切换顺序为所述第一时钟信号clk《0》、所述第八时钟信号clk《7》、所述第七时钟信号clk《6》、所述第六时钟信号clk《5》、所述第五时钟信号clk《4》、所述第四时钟信号clk《3》、所述第三时钟信号clk《2》、所述第二时钟信号clk《1》、所述第一时钟信号clk《0》、所述第八时钟信号clk《7》、所述第七时钟信号clk《6》。
67.所述小数分频电路相对于现有技术中积分三角调制器(sigma-delta modulator，sdm)实现pll小数分频的设计，可以应用于pll之外的任何小数分频的电路，并且避免了sdm引入的量化噪声，降低了噪声的影响；所述采样信号ds《2:0》始终超前与所述小数分频信号ps《2:0》，可以做到采样信号对被采样信号的绝对预知，所述第二切换信号en《7:0》由所述采样时钟信号clk_sample的上升沿触发，所述第一切换信号ph_now《7:0》由所述采样时钟信号clk_sample的反相信号的上升沿触发，即所述第一切换信号ph_now《7:0》由所述采样时钟信号clk_sample的下降沿触发，即被采样信号早在采样信号到来之前已经准备好，避免出现时序错误。并且采样信号在每一个小数分频信号有效周期都有额外的毛刺信号，但其并不破坏正常的输出信号值。
68.虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。